【技术实现步骤摘要】
半导体元件及其制备方法
[0001]本申请案主张美国第17/541,845号及第17/543,914号专利申请案的优先权(即优先权日为“2021年12月3日”及“2021年12月7日”),其内容以全文引用的方式并入本文中。
[0002]本公开关于一种半导体元件及该半导体元件的制备方法。特别是有关于一种具有一低栅极高度的半导体元件。
技术介绍
[0003]金属氧化物半导体场效晶体管(MOSFETs)通常使用在存储器元件中,包括动态随机存取存储器(DRAM)元件。一MOSFET的制作技术通常包含提供一栅极结构在一半导体基底上以界定一通道区;以及形成源极及漏极区在该通道区的相对两侧上。
[0004]当DRAM元件尺寸缩减时,寄生电容(例如外缘电容、栅极到栓塞电容、栓塞到栓塞电容)以及寄生电阻变得显著,因此降低元件效能。
[0005]此外,当缩减通道长度时,可能发生短通道效应(例如一冲穿现象(punch through phenomenon))。由于短通道效应,所以一DRAM元件可能会遇到关于栅极无法充分控制通道区的开启与关闭状态的问题,并且可能会出现电子特性的变异。
[0006]上文的“先前技术”说明仅提供
技术介绍
,并未承认上文的“先前技术”说明揭示本公开的标的,不构成本公开的先前技术,且上文的“先前技术”的任何说明均不应作为本案的任一部分。
技术实现思路
[0007]本公开的一实施例提供一种半导体元建。该半导体元件包括一基底,具有一表面。该表面具有一第一部分以及一第二部分, ...
【技术保护点】
【技术特征摘要】
1.一种半导体元件,包括:一基底,具有一表面,其中该表面具有一第一部分以及一第二部分,该第二部分从该第一部分突伸;一介电层,设置在该第二部分上;以及一栅极导电层,设置在该介电层上。2.如权利要求1所述的半导体元件,其中该第一部分与该第二部分大致呈平行。3.如权利要求1所述的半导体元件,其中该介电层的一侧表面大致与该栅极导电层的一侧表面大致呈共面。4.如权利要求3所述的半导体元件,其中该基底的该表面还包括一第三部分,延伸在该第一部分与该第二部分之间,其中该第三部分大致与该介电层的该侧表面以及该栅极导电层的该侧表面呈共面。5.如权利要求4所述的半导体元件,还包括一第一间隙子,接触该基底的该表面的该第三部分。6.如权利要求5所述的半导体元件,其中该第一间隙子还接触该介电层的该侧表面以及该栅极导电层的该侧表面。7.如权利要求5所述的半导体元件,其中该第一间隙子还接触该基底的该表面的该第一部分。8.如权利要求5所述的半导体元件,还包括一第二间隙子,接触该第一间隙子。9.如权利要求8所述的半导体元件,其中该第二间隙子还接触该基底的该表面的该第一部分。10.如权利要求8所述的半导体元件,其中该第一间隙子设置在该基底的该表面的该第三部分与该第二间隙子之间。11.如权利要求5所述的半导体元件,还包括一罩盖层,设置在该栅极导电层上。12.如权利要求11所述的半导体元件,其中该第一间隙子延伸在该罩盖层与该基底的该表面的该第一部分之间。13.如权利要求1所述的半导体元件,还包括一轻度掺杂区,从该基底的该表面的该第一部分部分暴露。14.如权利要求13所述的半导体元件,还包括一重度掺杂区,设置在该轻度掺杂区中,且从该基底的该表面的该第一部分部分暴露。15.一种半导体元件的制备方法,包括:设置一介电层在一基底上;设置一栅极导电层在该介电层上;以及形成该基底的一表面以与该介电层的一侧表面以及该栅极导电层的一侧表面大致呈共面。16.如权利要求15所述的制备方法,还包括沉积一罩盖层在该栅极导电层上。17.如权利要求15所述的制备方法,还包括沉积一第一间隙子在该基底的该表面、该介电层的该侧表面以及该栅极导电层的该侧表面上。18.如权利要求17所述的制备方法,还包括形成一轻度掺杂区在该基底中。19.如权利要求18所述的制备方法,还包括设置一第二间隙子在该基底的该表面上。
20.如权利要求19所述的制备方法,还包括形成一重度掺杂区在该基底中。21.一种半导体元件,包括:一基底,具有一第一表面以及一第二表面,该第二表面从该基底的该基底的该第一表面突伸;一栅极氧化物层,设置在该基底的该第二表面上;以...
【专利技术属性】
技术研发人员:蔡镇宇,
申请(专利权)人:南亚科技股份有限公司,
类型:发明
国别省市:
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