用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法技术

本发明专利技术公开了一种用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法，加厚介质层位于碳化硅场效应晶体管中JFET区之上、栅介质层之下；所述加厚介质层为至少两层的多层梯形结构，加厚介质层底部的底角小、底边缓；顶部的底角大、底边陡直。本发明专利技术通过设置多层梯形结构的加厚介质层，采用一次成型的介质腐蚀方式，通过不同层介质的腐蚀速率不同实现多层梯形结构，进而减小反向阻断状态下的电场集中效应，进一步降低栅介质电场，提升可靠性。提升可靠性。提升可靠性。

【技术实现步骤摘要】
用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法


[0001]本专利技术涉及半导体器件
，尤其涉及一种用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法。

技术介绍

[0002]电力电子系统的发展对半导体器件性能提出了更高的要求，特别是在高温、高频、抗辐照、高压等方面。传统的硅（Si）材料器件制作工艺成熟，但材料本身性能限制了硅器件在极端工作环境下的应用。与硅材料相比，碳化硅（SiC）材料具有更大的禁带宽度、较高的电子饱和漂移速度、较强的抗辐照能力、更高的击穿电场和热导率，成为制作能够适应极端环境的大功率器件的最重要半导体材料之一。
[0003]然而，由于SiC远高于Si的材料缺陷密度以及栅氧制作工艺过程中会析出碳元素的非完美氧化过程，造成SiC功率MOSFET的栅氧界面存在较多的缺陷和局部损伤，加之SiC栅氧通常比Si功率器件薄，SiC功率MOSFET的栅氧可靠性问题较为突出，尤其是在高能重离子辐照这类特殊场合尤为突出。
[0004]目前一种提高SiC MOSFET栅氧可靠性、降低米勒电容的方式是在器件的JFET区上方设置矩形或梯形结构的栅氧加厚层，一方面可以降低反向阻断状态下JFET顶部电场，另一方面可以降低米勒电容Cgd，改善器件的动态特性。
[0005]然而，在JFET顶部设置梯形的栅加厚介质层的方式主要有以下几个问题：1、梯形底角较大（较陡直）时，由于电场集中，会导致梯形下底角处的电场明显增大，甚至可能超过无梯形加厚介质层的结构，不利于栅介质可靠性。
[0006]2、梯形底角较小（较平缓）时，底边宽度限定的情况下梯形上底则易过窄，设计与工艺加工难度增大。为防止栅极加厚层刻蚀后光阻材料被掏空或由于支持点过窄发生倒塌，需要把梯形加厚层的上底边加长，不利于原胞的缩窄。
[0007]3、梯形加厚介质层如采用干法刻蚀，由于涉及过刻蚀会损伤沟道处的SiC材料；如采用湿法刻蚀则工艺控制难度大，要求较大的工艺窗口和较高的工艺容错。

技术实现思路

[0008]技术目的：针对现有技术中的问题，本专利技术公开了一种用于碳化硅场效应晶体管的栅极加厚介质层及其制造方法，通过设置多层梯形结构的加厚介质层，减小反向阻断状态下的电场集中效应，进一步降低栅介质电场，提升可靠性。同时采用一次成型的腐蚀工艺，提升工艺窗口，有利于原胞进一步缩窄的发展需求。
[0009]技术方案：为实现上述技术目的，本专利技术采用以下技术方案。
[0010]一种用于碳化硅场效应晶体管的栅极加厚介质层，加厚介质层位于碳化硅场效应晶体管中JFET区之上、栅介质层之下；所述加厚介质层为至少两层的多层梯形结构，加厚介质层底部的底角小、底边缓；顶部的底角大、底边陡直。
[0011]优选地，所述加厚介质层底部的底角范围是5
°
~40
°
，厚度范围是2nm~100nm；顶部
的底角范围是45
°
~90
°
，厚度范围是20nm~500nm，顶部长度不小于100nm。
[0012]优选地，所述加厚介质层不覆盖碳化硅场效应晶体管的源区，底部覆盖部分沟道区，对于沟道区的覆盖范围是30%~70%。
[0013]优选地，所述加厚介质层不覆盖碳化硅场效应晶体管的源区和沟道区，且与沟道区间距大于100nm。
[0014]优选地，所述加厚介质层采用相同介质或不同介质。
[0015]一种用于碳化硅场效应晶体管的栅极加厚介质层的制造方法，包括以下步骤：在碳化硅场效应晶体管中JFET区之上、栅介质层之下生成至少两层的介质层，光刻后采用一次湿法刻蚀完成加厚介质层；所述加厚介质层为以上任一所述的一种或多种用于碳化硅场效应晶体管的栅极加厚介质层及其组合。
[0016]优选地，当所述加厚介质层中的若干层采用同种介质时，在一次湿法刻蚀前的生成过程中，加厚介质层靠近JFET区上表面称为较下层，远离JFET区上表面称为较上层，较下层的介质形成完后需要进行额外的高温处理工艺，较下层介质的处理温度大于较上层介质的处理温度。
[0017]优选地，一次湿法刻蚀过程中，通过材料特性选择合适的腐蚀溶液使得每层的湿法腐蚀速率不同，下层介质的腐蚀速率低，上层介质的腐蚀速率高，各层的腐蚀速率差别大于20%。
[0018]有益效果：本专利技术可以减小反向阻断状态下的电场集中效应，进一步降低栅介质电场，提升可靠性；同时在加厚介质层下底边宽度限定的前提下，增大上底边宽度，增大该加厚介质层的刻蚀工艺窗口，降低工艺难度，提升工艺容错。
附图说明
[0019]图1为本专利技术实施例1的场效应晶体管结构示意图；图2为本专利技术实施例1的场效应晶体管工艺流程示意图；图3为本专利技术实施例1中加厚介质层的放大示意图；图4为本专利技术实施例2的场效应晶体管结构示意图；图5为本专利技术实施例3的场效应晶体管结构示意图；图6为本专利技术一种加厚介质层刻蚀后剖面形貌，介质为上下2层的SiO2；图7为不同结构在600V反向阻断状态下的栅介质最强电场示意图，其中：（A）传统结构；（B）常规梯形结构；（C）基于实施例1的2层加厚介质层结构；（D）基于实施例3的2层加厚介质层结构。
[0020]其中，1、第一导电类型SiC衬底；2、第一导电类型SiC外延层；3、第二导电类型阱区；4、第一导电类型源区；5、第二导电类型重掺杂区；6、第一加厚介质层；7、第二加厚介质层；8、第三加厚介质层；9、光刻胶；10、加厚介质层；11、栅介质层；12、栅电极；13、隔离介质层；14、源级欧姆金属；15、源级加厚金属；16、漏极加厚金属；为第一加厚介质层刻蚀后底角；为第二加厚介质层刻蚀后底角；为第三加厚介质层刻蚀后底角。
实施方式
[0021]以下结合附图和实施例对本专利技术的一种用于碳化硅场效应晶体管的栅极加厚介
质层及其制造方法做进一步的解释和说明。
实施例
[0022]本实施例中的一种用于碳化硅场效应晶体管的栅极加厚介质层，加厚介质层位于碳化硅场效应晶体管中JFET区之上、栅介质层之下；所述加厚介质层为至少两层的多层梯形结构，加厚介质层底部的底角小、底边缓；顶部的底角大、底边陡直。所述加厚介质层不覆盖碳化硅场效应晶体管的源区和沟道区，且与沟道区间距大于100nm。加厚介质层采用相同介质或不同介质，采用包括SiO2、Si3N4、Al2O3、HfO2、Al(ON)、CeO2、SiN
x
O
y
等中的一种或多种组合。
[0023]在本专利技术的其他实施例中，加厚介质层不覆盖碳化硅场效应晶体管的源区，底部覆盖部分沟道区，底部对沟道区的覆盖范围是30%~70%。
[0024]本实施例中的一种用于碳化硅场效应晶体管的栅极加厚介质层的制造方法包括：在碳化硅场效应晶体管中JFET区之上、栅介质层之下生成至少两层的介质层，光刻后采用一次湿法刻蚀完成加厚介质层。
[0025]所述加厚介质层通过一次湿法刻蚀完成，在其多层梯形结构中，通过多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：加厚介质层位于碳化硅场效应晶体管中JFET区之上、栅介质层之下；所述加厚介质层为至少两层的多层梯形结构，加厚介质层底部的底角小、底边缓；顶部的底角大、底边陡直。2.根据权利要求1所述的一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：所述加厚介质层底部的底角范围是5
°
~40
°
，厚度范围是2nm~100nm；顶部的底角范围是45
°
~90
°
，厚度范围是20nm~500nm，顶部长度不小于100nm。3.根据权利要求1所述的一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：所述加厚介质层不覆盖碳化硅场效应晶体管的源区，底部覆盖部分沟道区，对于沟道区的覆盖范围是30%~70%。4.根据权利要求1所述的一种用于碳化硅场效应晶体管的栅极加厚介质层，其特征在于：所述加厚介质层不覆盖碳化硅场效应晶体管的源区和沟道区，且与沟道区间距大于100nm。5.根据权利要求1所述的一种用于碳化硅场...

【专利技术属性】
技术研发人员：张腾，孙浩，张跃，曹龙飞，陈谷然，应贤炜，黄润华，宋晓峰，柏松，杨勇，
申请(专利权)人：南京第三代半导体技术创新中心，
类型：发明
国别省市：