一种半导体结构及其制作方法技术

本发明专利技术公开了一种半导体结构及其制作方法，属于半导体制造技术领域。所述半导体结构至少包括：衬底；栅介质层，设置在所述衬底上；栅极，设置在所述栅介质层上；以及侧墙，覆盖所述栅极的侧壁，且所述侧墙包括第一子层和第二子层，所述第一子层覆盖所述栅极的侧壁和靠近所述栅极的部分所述衬底，所述第二子层覆盖所述第一子层，且在靠近所述衬底的一侧，所述第二子层设置有凸部。通过本发明专利技术提供的半导体结构及其制作方法，可提高半导体结构的质量和性能。能。能。

【技术实现步骤摘要】
一种半导体结构及其制作方法


[0001]本专利技术属于半导体制造
，特别涉及一种半导体结构及其制作方法。

技术介绍

[0002]在制备半导体结构时，为保证栅极的电性能，在栅极两侧设置有侧墙。而常用的侧墙材料为氧化硅或氮化硅中的一种或两种组合，且采用各向异性等离子体蚀刻，但是由于该蚀刻对硅的选择比较低，易造成衬底损伤。其次，在蚀刻侧墙的过程中，栅极还容易积累电荷，对栅极下方的栅介质层造成损伤。再者，在等离子体蚀刻过程中，产生的聚合物还会覆盖到侧壁上，从而影响侧壁的蚀刻速率，在器件密度不同的区域，侧壁上覆盖的聚合物多少不同，还会导致不同密度区域的侧壁厚度存在差异，影响半导体结构的质量。

技术实现思路

[0003]本专利技术的目的在于提供一种半导体结构及其制作方法，通过本专利技术提供的半导体结构及其制作方法，可提高半导体结构的质量和性能。
[0004]为解决上述技术问题，本专利技术是通过以下技术方案实现的：本专利技术提供一种半导体结构，至少包括：衬底；栅介质层，设置在所述衬底上；栅极，设置在所述栅介质层上；以及侧墙，覆盖所述栅极的侧壁，且所述侧墙包括第一子层和第二子层，所述第一子层覆盖所述栅极的侧壁和靠近所述栅极的部分所述衬底，所述第二子层覆盖所述第一子层，所述第二子层覆盖所述第一子层，且在靠近所述衬底的一侧，所述第二子层设置有凸部。
[0005]在本专利技术一些实施例中，所述第一子层为多晶硅氧化层。
[0006]在本专利技术一些实施例中，所述第二子层为氮化硅层。
[0007]在本专利技术一些实施例中，所述半导体结构还包括：重掺杂区，位于所述第二子层两侧的所述衬底中；以及轻掺杂区，位于所述第二子层覆盖的所述衬底中，且所述重掺杂区和所述轻掺杂区的离子浓度呈梯度设置。
[0008]本专利技术还提供一种半导体结构的制作方法，至少包括以下步骤：提供一衬底；在所述衬底上形成栅介质层；在所述栅介质层上形成栅极；以及在所述栅极的侧壁形成侧墙，且所述侧墙包括第一子层和第二子层，所述第一子层覆盖所述栅极的侧壁和靠近所述栅极的部分所述衬底，所述第二子层覆盖所述第一子层，且在靠近所述衬底的一侧，所述第二子层设置有凸部。
[0009]在本专利技术一些实施例中，形成所述侧墙包括以下步骤：
在所述栅极和所述衬底上形成侧墙薄膜，所述侧墙薄膜包括第一材料层、第二材料层和第三材料层，且所述第二材料层设置在所述第一材料层上，所述第三材料层设置在所述第二材料层上。
[0010]在本专利技术一些实施例中，形成所述侧墙还包括以下步骤：对所述第三材料层进行各向异性蚀刻，直至覆盖所述第二材料层水平方向的所述第三材料层被完全蚀刻，保留部分厚度的覆盖所述第二材料层生长方向的所述第三材料层。
[0011]在本专利技术一些实施例中，对所述第三材料层进行各向异性蚀刻时，所述第三材料层和所述第二材料层的选择比大于50：1。
[0012]在本专利技术一些实施例中，所述第三材料层为多晶硅层。
[0013]在本专利技术一些实施例中，形成所述侧墙还包括以下步骤：在对所述第三材料层进行各向异性蚀刻后，对所述第二材料层进行各向同性蚀刻，直至覆盖所述第一材料层水平方向的所述第二材料层被完全蚀刻，且经过各向同性蚀刻后的所述第二材料层形成所述第二子层。
[0014]在本专利技术一些实施例中，形成所述侧墙还包括以下步骤：在对所述第二材料层进行各向同性蚀刻之后，对所述第三材料层进行各向同性蚀刻，直至完全移除所述第三材料层。
[0015]在本专利技术一些实施例中，在对所述第三材料层进行各向同性蚀刻之后，以经过各向同性蚀刻后的所述第二材料层为掩膜，向所述衬底中进行一次离子植入，形成重掺杂区和轻掺杂区。
[0016]在本专利技术一些实施例中，所述半导体结构的制作方法还包括以下步骤：对所述栅极顶部和所述重掺杂区顶部的所述第一材料层进行各向同性蚀刻，经过各向同性蚀刻后的所述第一材料层形成所述第一子层。
[0017]综上所述，本专利技术提供的一种半导体结构及其制作方法，在形成侧墙时，首先生长包括第一材料层、第二材料层和第三材料层的侧墙薄膜。在进行第三材料层的各向异性蚀刻时，由于第三材料层和第二材料层的选择比较高，故该次蚀刻很容易停止在第二材料层上，进而不会损伤衬底，解决侧墙蚀刻造成衬底损伤的问题。其次，在各向异性蚀刻第三材料层结束后，由于栅极顶的第二材料层未被蚀刻，故栅极顶部的第二材料层可以阻挡各向异性蚀刻所用的等离子体中的电荷在栅极累积，进而避免因电荷累积而损伤栅极下方的栅介质层，解决侧墙蚀刻造成栅介质层损伤的问题。再者，在形成侧墙后，形成的侧墙厚度为第一材料层和第二材料层的厚度之和，在不同密度区域的侧墙厚度都相同，解决了侧墙蚀刻过程中负载效应的问题。最后，在侧墙靠近衬底的一侧形成的凸部，在形成掺杂区时，可一次性形成重掺杂区和轻掺杂区，从而改善热载流子效应；且该凸部可以在形成金属硅化物层的时候，抑制金属硅化物层与栅极连通，避免形成漏电通道。通过本专利技术提供的一种半导体结构及其制作方法，可在不同密度区域形成厚度相同的侧墙，且可保证形成的半导体结构的质量和性能。
[0018]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0019]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为本专利技术一实施例中形成栅介质层和栅极的结构示意图。
[0021]图2为本专利技术一实施例中形成侧墙薄膜的结构示意图。
[0022]图3为本专利技术一实施例中对第三材料层进行各向异性蚀刻之后的半导体结构图。
[0023]图4为本专利技术一实施例中对第二材料层进行各向同性蚀刻之后的半导体结构图。
[0024]图5为本专利技术一实施例中对第三材料层进行各向同性蚀刻之后的半导体结构图。
[0025]图6为本专利技术一实施例中形成掺杂区的结构示意图。
[0026]图7为本专利技术一实施例中形成金属硅化物层的结构示意图。
[0027]标号说明：100、衬底；101、栅介质层；102、栅极；103、侧墙薄膜；1031、第一材料层；1032、第二材料层；1033、第三材料层；104、重掺杂区；105、轻掺杂区；106、金属硅化物层；107、侧墙；1071、第一子层；1072、第二子层；108、凸部；X、水平方向；Y、生长方向。
具体实施方式
[0028]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0029]随着半导体集成电路的发展，在同一个硅片上，需要同时形成多个独立或连接的半导体器件。所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；栅介质层，设置在所述衬底上；栅极，设置在所述栅介质层上；以及侧墙，覆盖所述栅极的侧壁，且所述侧墙包括第一子层和第二子层，所述第一子层覆盖所述栅极的侧壁和靠近所述栅极的部分所述衬底，所述第二子层覆盖所述第一子层，且在靠近所述衬底的一侧，所述第二子层设置有凸部。2.根据权利要求1所述的半导体结构，其特征在于，所述第一子层为多晶硅氧化层。3.根据权利要求1所述的半导体结构，其特征在于，所述第二子层为氮化硅层。4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：重掺杂区，位于所述第二子层两侧的所述衬底中；以及轻掺杂区，位于所述第二子层覆盖的所述衬底中，且所述重掺杂区和所述轻掺杂区的离子浓度呈梯度设置。5.一种半导体结构的制作方法，其特征在于，包括以下步骤：提供一衬底；在所述衬底上形成栅介质层；在所述栅介质层上形成栅极；以及在所述栅极的侧壁形成侧墙，且所述侧墙包括第一子层和第二子层，所述第一子层覆盖所述栅极的侧壁和靠近所述栅极的部分所述衬底，所述第二子层覆盖所述第一子层，且在靠近所述衬底的一侧，所述第二子层设置有凸部。6.根据权利要求5所述的半导体结构的制作方法，其特征在于，形成所述侧墙包括以下步骤：在所述栅极和所述衬底上形成侧墙薄膜，所述侧墙薄膜包括第一材料层、第二材料层和第三材料层，且所述第二材料层设置在所述第一材料层上，所述第三材料层设置在所述第二材料层上。7.根据权利要求6所述的半导体结构的制作方法，其特征在于，形成所述侧墙还...

【专利技术属性】
技术研发人员：陈兴，黄普嵩，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：