一种半导体器件及其制作方法技术

技术编号:41503900 阅读:24 留言:0更新日期:2024-05-30 14:45
本发明专利技术公开了一种半导体器件及其制作方法,属于半导体技术领域。所述半导体器件包括:衬底,衬底包括器件区和非器件区,且非器件区的衬底的表面低于器件区的衬底表面;金属栅极,设置在器件区上;电阻结构,设置在非器件区上,且电阻结构的高度与金属栅极的高度齐平,电阻结构包括多晶硅分部和金属分部,金属分部设置在多晶硅分部上,且金属分部与金属栅极同步获得;介质层,设置在衬底上,且覆盖金属栅极和电阻结构;以及栓塞结构,设置在介质层内,且至少设置在金属栅极和电阻结构上。通过本发明专利技术提供的一种半导体器件及其制作方法,提高半导体器件的工艺整合度,并提高半导体器件的性能。

【技术实现步骤摘要】

本专利技术属于半导体,特别涉及一种半导体器件及其制作方法


技术介绍

1、随着半导体技术的发展,甚大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模,两层以上的多层金属互连技术广泛实用。目前,两个不同金属层之间的电连接,是通过在两个金属层之间的介质层内形成通孔并填充导电材料形成栓塞(plug)结构而实现的。集成器件中设置电阻器,与模拟、射频(rf)以及混合模式电路的阻抗匹配,用来做稳压或滤噪声等作用。

2、图1是现有技术中提供的一种半导体器件的剖面结构示意图,其中,在衬底10上形成多个器件,如包括第一器件和第二器件等,在相邻器件之间的浅沟槽隔离结构14上设置电阻器,以起到分压限流和防漏电的作用。由于技术节点不断减小,将电阻器和金属栅极的晶体管结合在同一衬底时,会增加光罩和制作的程序,增加生产成本,且获得的电阻器与器件的匹配率低,限制半导体器件的发展。同时,第一介质层31、第二介质层32以及第三介质层34的总厚度较大,会导致半导体器件上的栓塞结构63出现形成质量较差等问题,导致互连电阻增大,影响器件的性能。

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【技术保护点】

1.一种半导体器件,其特征在于,至少包括:

2.根据权利要求1所述的半导体器件,其特征在于,所述器件区的衬底表面和所述非器件区的衬底表面之间的高度差等于所述金属分部的厚度。

3.根据权利要求1所述的半导体器件,其特征在于,所述金属栅极包括第一金属栅极,所述电阻结构包括第一电阻结构,且所述第一金属栅极与所述第一电阻结构的所述金属分部的结构相同;所述金属栅极包括第二金属栅极,所述电阻结构包括第二电阻结构,且所述第二金属栅极与所述第二电阻结构的所述金属分部的结构相同。

4.根据权利要求1所述的半导体器件,其特征在于,所述介质层包括第一介质层和第二介质层,所述...

【技术特征摘要】

1.一种半导体器件,其特征在于,至少包括:

2.根据权利要求1所述的半导体器件,其特征在于,所述器件区的衬底表面和所述非器件区的衬底表面之间的高度差等于所述金属分部的厚度。

3.根据权利要求1所述的半导体器件,其特征在于,所述金属栅极包括第一金属栅极,所述电阻结构包括第一电阻结构,且所述第一金属栅极与所述第一电阻结构的所述金属分部的结构相同;所述金属栅极包括第二金属栅极,所述电阻结构包括第二电阻结构,且所述第二金属栅极与所述第二电阻结构的所述金属分部的结构相同。

4.根据权利要求1所述的半导体器件,其特征在于,所述介质层包括第一介质层和第二介质层,所述第一介质层的表面与所述电阻结构的表面齐平,所述第二介质层设置在所述第一介质层上,且所述第二介质层的厚度小于所述第一介质层的厚度。

5.一种半导体器件的制作方法,其特征在于,至少包...

【专利技术属性】
技术研发人员:朱海龙李韦坤王文轩肖宇鸿陈朋
申请(专利权)人:合肥晶合集成电路股份有限公司
类型:发明
国别省市:

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