一种精确控制短沟道的平面型SiCMOSFET及其制造方法技术

本发明专利技术公开了一种精确控制短沟道的平面型SiC MOSFET及其制造方法，包括：通过一次外延在N+衬底上形成N

【技术实现步骤摘要】
一种精确控制短沟道的平面型SiC MOSFET及其制造方法


[0001]本专利技术涉及半导体器件
，尤其涉及一种精确控制短沟道的平面型SiC MOSFET及其制造方法。

技术介绍

[0002]碳化硅（SiC）与硅（Si）相比具有3倍的禁带宽度、10倍的击穿场强、3倍的热导率等材料优势，因此SiC MOSFET具有低漏电、高工作结温、高击穿电压、高开关速度、低损耗、低散热需求等优势，其开关损耗和导通电流密度明显低于Si IGBT和Si MOSFET。在新能源发电、新能源汽车、高压输变电等领域具有非常好的应用前景，是世界各国科学研究和产业化的重点。
[0003]目前阻碍SiC MOSFET器件性能提升的主要原因是沟道场效应迁移率低，沟道电阻大，器件导通性能差，无法彻底发挥SiC的材料优势。虽然全世界范围内各大研究机构及半导体厂商都在开展栅介质氧化技术的研究，但目前看来很长一段时间内场效应迁移率不会有大的提升。为了降低沟道电阻，目前主要的方法是采用较短的沟道。采用短沟道会使器件的导通性能明显提升，但过短的沟道长度会影响器件的耐压能力。由于SiC中杂质的扩散系数非常低，半导体掺杂基本上无法通过扩散来完成，因此需要采用高能离子注入来进行掺杂。如附图1所示，目前普遍的做法是采用两次离子注入形成沟道，当沟道过短时注入散射和掩膜缺陷将使得局本部沟道过短进而导致器件提前击穿，这一问题在大尺寸芯片中会变得更为严重。因此需要针对降低沟道电阻，需要设计一种能够实现高质量短沟道加工方法，在确保器件耐压的同时使得芯片元胞采用更短的沟道。

技术实现思路

[0004]技术目的：针对现有技术中的问题，本专利技术公开了一种精确控制短沟道的平面型SiC MOSFET及其制造方法，采用外延的方法形成MOS沟道，通过平坦化工艺完成平面型MOS结构加工，通过外延的方法形成沟道附近的N型掺杂层和P型掺杂层能够大幅度提高沟道一致性，避免传统离子注入形成MOS过程中注入散射引起的局部沟道过短。
[0005]技术方案：为实现上述技术目的，本专利技术采用以下技术方案。
[0006]一种精确控制短沟道的平面型SiC MOSFET制造方法，包括以下步骤：S1、通过一次外延在N+衬底上形成N
‑
漂移区；S2、通过离子注入在N
‑
漂移区上形成PWELL掺杂区；S3、将PWELL掺杂区埋入N
‑
漂移区；S4、通过刻蚀的方法形成JFET区台阶；S5、通过若干次P型外延在步骤S4形成的器件表面形成三层P型掺杂层作为SiC MOSFET沟道区；S6、在步骤S5形成的器件表面形成N型掺杂层；S7、通过表面平坦化工艺去除步骤S6形成的器件顶层，形成MOS沟道；
S8、通过离子注入形成N+欧姆接触区；S9、在步骤S8形成的器件表面制作栅介质层；S10、在步骤S9形成的器件顶层生长高掺杂多晶硅层并刻蚀形成栅电极；S11、在步骤S10形成的器件顶层生长隔离介质层；S12、刻蚀隔离介质层并制作欧姆接触电极；S13、制作源电极加厚互连金属层；制作背面漏电极金属。
[0007]优选地，所述步骤S5中P型外延指通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层作为SiC MOSFET沟道区，包括：采用台阶刻蚀和三层P型掺杂外延层生长，依次生成第一掺杂层、第二掺杂层和第三掺杂层，使得P型掺杂层总厚度小于或等于0.5um。
[0008]优选地，所述第二掺杂层浓度高于第一掺杂层和第三掺杂层。
[0009]优选地，所述第二掺杂层浓度≤1E18cm
‑3。
[0010]优选地，所述第二掺杂层浓度是第一掺杂层、第三掺杂层浓度的1.5倍以上。
[0011]一种精确控制短沟道的平面型SiC MOSFET，包括：N+衬底；位于N+衬底上的N
‑
漂移区；位于N
‑
漂移区中的PWELL掺杂区；位于N
‑
漂移区、PWELL掺杂区外侧的P型掺杂层；位于P型掺杂层外侧的N型掺杂层；位于N型掺杂层上的N+欧姆接触区；位于N+欧姆接触区上的源电极加厚互连金属层；位于N
‑
漂移区、P型掺杂层、N型掺杂层、N+欧姆接触区上的栅介质层；位于栅介质层上的栅电极；位于栅介质层、栅电极上的隔离介质层；位于隔离介质层、源电极加厚互连金属层上的欧姆接触电极；位于N+衬底下的漏电极金属。
[0012]优选地，所述P型掺杂层通过若干次P型外延形成。
[0013]优选地，所述P型外延指通过三次P型外延形成三层P型掺杂层作为SiC MOSFET沟道区，包括：采用台阶刻蚀和三层P型掺杂外延层生长，依次生成第一掺杂层、第二掺杂层和第三掺杂层，使得P型掺杂层总厚度小于或等于0.5um。
[0014]优选地，所述第二掺杂层浓度高于第一掺杂层和第三掺杂层。
[0015]优选地，所述第二掺杂层浓度是第一掺杂层、第三掺杂层浓度的1.5倍以上，且第二掺杂层浓度≤1E18cm
‑3有益效果：本专利技术采用外延的方法形成MOS沟道，通过平坦化工艺完成平面型MOS结构加工，通过外延的方法形成沟道附近的N型掺杂层和P型掺杂层能够大幅度提高沟道一致性，避免传统离子注入形成MOS过程中注入散射引起的局部沟道过短。
附图说明
[0016]图1为现有技术中SiC MOSFET器件的MOS沟道结构示意图；图2为本专利技术实施例1的平面型SiC MOSFET局部结构示意图；
图3
‑
图20为本专利技术实施例1的平面型SiC MOSFET制造方法流程示意图；其中，1、N+衬底；2、N
‑
漂移区；3、PWELL掺杂区；4、P型掺杂层，4
‑
1、第一掺杂层，4
‑
2、第二掺杂层，4
‑
3、第三掺杂层；5、N型掺杂层；6、N+欧姆接触区；7、栅介质层；8、栅电极；9、隔离介质层，10、欧姆接触电极，11、源电极加厚互连金属层，12、漏电极金属。
实施方式
[0017]以下结合附图和实施例对本专利技术的一种精确控制短沟道的平面型SiC MOSFET及其制造方法做进一步的解释和说明。
实施例1
[0018]如附图2所示，一种精确控制短沟道的平面型SiC MOSFET制造方法，包括以下步骤：S1、如附图3和附图4所示，通过一次外延在N+衬底1上形成N
‑
漂移区2；S2、如附图5所示，通过P型高能离子注入在N
‑
漂移区上形成PWELL掺杂区3；S3、如附图6所示，通过N型外延将PWELL掺杂区3埋入N
‑
漂移区2；S4、如附图7所示，通过刻蚀的方法形成JFET区台阶；S5、如附图8
‑
附图10所示，通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层4作为SiC MOSFET沟道区；S6、如附图11所示，通过N型外延在步骤S5形成的器件表面形成N型掺杂层5；S7、如附图12所示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于，包括以下步骤：S1、通过一次外延在N+衬底（1）上形成N
‑
漂移区（2）；S2、通过离子注入在N
‑
漂移区上形成PWELL掺杂区（3）；S3、将PWELL掺杂区（3）埋入N
‑
漂移区（2）；S4、通过刻蚀的方法形成JFET区台阶；S5、通过若干次P型外延在步骤S4形成的器件表面形成三层P型掺杂层（4）作为SiC MOSFET沟道区；S6、在步骤S5形成的器件表面形成N型掺杂层（5）；S7、通过表面平坦化工艺去除步骤S6形成的器件顶层，形成MOS沟道；S8、通过离子注入形成N+欧姆接触区（6）；S9、在步骤S8形成的器件表面制作栅介质层（7）；S10、在步骤S9形成的器件顶层生长高掺杂多晶硅层并刻蚀形成栅电极（8）；S11、在步骤S10形成的器件顶层生长隔离介质层（9）；S12、刻蚀隔离介质层（9）并制作欧姆接触电极（10）；S13、制作源电极加厚互连金属层（11）；制作背面漏电极金属（12）。2. 根据权利要求1所述的一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于：所述步骤S5中P型外延指通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层（4）作为SiC MOSFET沟道区，包括：采用台阶刻蚀和三层P型掺杂外延层生长，依次生成第一掺杂层（4
‑
1）、第二掺杂层（4
‑
2）和第三掺杂层（4
‑
3），使得P型掺杂层（4）总厚度小于或等于0.5um。3.根据权利要求2所述的一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于：所述第二掺杂层（4
‑
2）浓度高于第一掺杂层（4
‑
1）和第三掺杂层（4
‑
3）。4.根据权利要求2所述的一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于：所述第二掺杂层（4
‑
2）浓度≤1E18cm
‑3。5.根据权利要求2所述的一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于：所述第二掺杂层（4
‑
2）浓度是第一掺杂层（4
‑
1）...

【专利技术属性】
技术研发人员：黄润华，张腾，李士颜，刘奥，柏松，杨勇，
申请(专利权)人：南京第三代半导体技术创新中心，
类型：发明
国别省市：