本发明专利技术公开了一种SiC沟槽型MOSFET器件，包括第一导电类型SiC衬底、第一导电类型SiC外延层、第二导电类型阱区、栅极沟槽、第一导电类型源区、第二导电类型电场屏蔽区、栅介质、栅电极、隔离介质层、源极欧姆接触、漏极欧姆接触，栅极沟槽位于第一导电类型SiC外延层与第二导电类型阱区中，第一导电类型源区位于第二导电类型阱区中并靠近所述栅极沟槽，第二导电类型阱区的下边界与第一导电类型的下边界沿栅极侧壁方向界定了器件的沟道区。本发明专利技术通过将沟道所在的P型阱区和P型电场屏蔽区分割，沟道区高掺杂保障阈值电压、电场屏蔽区低掺杂降低正向导通电阻，同时电场屏蔽区与P型阱区电气联通保障电位与空穴回流。通保障电位与空穴回流。通保障电位与空穴回流。
【技术实现步骤摘要】
一种SiC沟槽型MOSFET器件
[0001]本专利技术涉及半导体
，尤其涉及一种SiC沟槽型MOSFET器件。
技术介绍
[0002]电力电子系统的发展对半导体器件性能提出了更高的要求，特别是在高温、高频、抗辐照、高压等方面。传统的硅材料器件制作工艺成熟，但材料本身性能限制了硅器件在极端工作环境下的应用。与硅（Si）材料相比，碳化硅（SiC）材料具有更大的禁带宽度、较高的电子饱和漂移速度、较强的抗辐照能力、更高的击穿电场和热导率，使其在电力电子设备、宇航系统、高铁牵引设备、军事电子通讯系统等领域有着广泛的应用前景。
[0003]相比平面栅型SiC MOSFET器件，沟槽型SiC MOSFET器件通过在沟槽侧壁形成沟道，既提高了沟道迁移率，又消除了JFET效应，显著减小了器件导通电阻，同时缩小了原胞尺寸，增大了功率密度。
[0004]抑制SiC沟槽MOSFET栅氧底部的强电场是SiC沟槽型MOSFET的一大设计难题。现有的几种方案主要有：双沟槽源极屏蔽、单侧沟道底部屏蔽和沟槽下方P+屏蔽几类。双沟槽源极屏蔽需要较深的源极屏蔽层制作，当原胞缩窄或耐压等级提高时需要更深的源槽以实现屏蔽效果，工艺难度大；单侧非对称沟道则是牺牲了一侧的沟道导电能力从而换取沟槽底部至一则Pwell的联通与电场屏蔽；沟槽底部额外的屏蔽层由于需要连接源极保障空穴回流，需要复杂的工艺步骤。
[0005]对比文件1（201910459164.3）采用了双侧L型屏蔽区的方式实现沟槽底部的电场屏蔽，但由于沟道和电场屏蔽层采用同一结构，掺杂浓度直接影响电场屏蔽效果、沟道电阻、阈值电压；且由于沟道较长，沟道电阻较大，难以平衡。
技术实现思路
[0006]技术目的：针对现有技术中的问题，本专利技术公开了一种SiC沟槽型MOSFET器件，通过将沟道所在的第二导电类型阱区和第二导电类型电场屏蔽区分割，沟道区高掺杂保障阈值电压、第二导电类型电场屏蔽区低掺杂降低正向导通电阻，同时第二导电类型电场屏蔽区与第二导电类型阱区电气联通保障电位与空穴回流，并实现沟槽底部良好的电场屏蔽。
[0007]技术方案：为实现上述技术目的，本专利技术采用以下技术方案。
[0008]一种SiC沟槽型MOSFET器件，包括：第一导电类型SiC衬底；位于所述第一导电类型SiC衬底之上的第一导电类型SiC外延层；位于所述第一导电类型SiC外延层之上的第二导电类型阱区；位于所述第一导电类型SiC外延层与第二导电类型阱区中的栅极沟槽；位于所述第二导电类型阱区中、靠近所述栅极沟槽的第一导电类型源区，所述第二导电类型阱区的下边界与所述第一导电类型源区的下边界沿所述栅极沟槽侧壁方向界定了器件的沟道区；
位于所述栅极沟槽下部，包裹栅极沟槽两侧底角且与所述第二导电类型阱区底部相接、与第一导电类型SiC外延层顶部相接的第二导电类型电场屏蔽区；位于所述栅极沟槽内的栅介质；位于所述栅介质中的栅电极；位于所述栅电极和栅介质上的隔离介质层；位于部分所述第二导电类型阱区和部分第一导电类型源区之上、与所述隔离介质层相邻的源极欧姆接触；位于所述第一导电类型SiC衬底之下的漏极欧姆接触；覆盖在所述隔离介质层和源极欧姆接触上方的源极加厚金属；位于所述漏极欧姆接触下方的漏极加厚金属。
[0009]优选地，所述沟道区沿栅极沟槽侧壁方向的长度不超过1um。
[0010]优选地，所述第二导电类型阱区的平均掺杂浓度为5E15 cm
‑3~5E17 cm
‑3，沟道区的平均掺杂浓度为2E16 cm
‑3~2E17 cm
‑3。
[0011]优选地，所述第二导电类型电场屏蔽区在所述栅极沟槽界面处的平均掺杂浓度为5E15 cm
‑3~1E16 cm
‑3。
[0012]优选地，所述栅极沟槽底部还设有第一导电类型电流扩展层；所述第一导电类型电流扩展层底部位于第一导电类型SiC外延层之中；第一导电类型电流扩展层平均掺杂浓度5E16 cm
‑3~1E20 cm
‑3。
[0013]优选地，所述第二导电类型电场屏蔽区的两侧下方设有第二导电类型扩展区。
[0014]优选地，所述第二导电类型电场屏蔽区的两侧下方设有第二导电类型高掺杂区，栅极沟槽下方设有第一导电类型高掺杂区，二者构成具有电荷补偿效果的超级结结构。
[0015]优选地，所述第二导电类型阱区中远离栅极沟槽的一则设置有第二导电类型重掺杂区。
[0016]优选地，所述栅极沟槽底角为圆弧型，第二导电类型电场屏蔽区仅位于栅极沟槽边缘一定距离内，即第二导电类型电场屏蔽区在包裹栅极沟槽底角的同时并横向延伸一定距离，第二导电类型电场屏蔽区包裹在第一导电类型SiC外延层之中。
[0017]有益效果：本专利技术通过将沟道所在的第二导电类型阱区和第二导电类型电场屏蔽区分割，沟道区高掺杂保障阈值电压、第二导电类型电场屏蔽区低掺杂降低正向导通电阻，同时第二导电类型电场屏蔽区与第二导电类型阱区电气联通保障电位与空穴回流，并实现沟槽底部良好的电场屏蔽。此外，本专利技术还可采用非均匀掺杂的第二导电类型电场屏蔽区，靠近沟道区域掺杂浓度低、远离沟道区域掺杂浓度高，结合栅极沟槽下方的第一导电类型电场屏蔽层可更好的降低导通电阻，提升器件性能。且本专利技术与现有工艺兼容，易于实现。
附图说明
[0018]图1为实施例1中SiC沟槽型MOSFET器件的结构示意图；图2为实施例1中SiC沟槽型MOSFET器件的工艺流程图；图3为实施例2中SiC沟槽型MOSFET器件的结构示意图；图4为实施例3中SiC沟槽型MOSFET器件的结构示意图；
图5为实施例4中SiC沟槽型MOSFET器件的结构示意图；图6为实施例5中SiC沟槽型MOSFET器件的结构示意图；图7为实施例5中SiC沟槽型MOSFET器件的工艺流程图；其中，1、第一导电类型SiC衬底；2、第一导电类型SiC外延层；3、第二导电类型电场屏蔽区；4、第二导电类型阱区；5、第一导电类型源区；6、刻蚀掩膜；7、栅极沟槽；8、侧墙介质掩膜；9、第一导电类型电流扩展层；10、栅介质；11、栅电极；12、隔离介质层；13、源极欧姆接触；14、漏极欧姆接触；15、源极加厚金属；16、漏极加厚金属；17、第二导电类型扩展区；18、第二导电类型高掺杂区；19、第一导电类型高掺杂区；20、第二导电类型重掺杂区；21、沟道区。
实施方式
[0019]以下结合附图和实施例对本专利技术的一种SiC沟槽型MOSFET器件做进一步的解释和说明。
实施例1
[0020]如附图1所示，一种SiC沟槽型MOSFET器件，包括：第一导电类型SiC衬底1；位于所述第一导电类型SiC衬底1之上的第一导电类型SiC外延层2；位于所述第一导电类型SiC外延层2之上的第二导电类型阱区4；位于所述第一导电类型SiC外延层2与第二导电类型阱区4中的栅极沟槽7；位于所述第二导电类型阱区4中、靠近所述栅极沟槽7的第一导电类型源区5，所述第二导本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种SiC沟槽型MOSFET器件，其特征在于，包括：第一导电类型SiC衬底（1）；位于所述第一导电类型SiC衬底（1）之上的第一导电类型SiC外延层（2）；位于所述第一导电类型SiC外延层（2）之上的第二导电类型阱区（4）；位于所述第一导电类型SiC外延层（2）与第二导电类型阱区（4）之中的栅极沟槽（7）；位于所述第二导电类型阱区（4）中、靠近所述栅极沟槽（7）的第一导电类型源区（5），所述第二导电类型阱区（4）的下边界与所述第一导电类型源区（5）的下边界沿所述栅极沟槽侧壁方向界定了器件的沟道区；位于所述栅极沟槽（7）下部，包裹栅极沟槽（7）两侧底角且与所述第二导电类型阱区（4）底部相接、与第一导电类型SiC外延层（2）顶部相接的第二导电类型电场屏蔽区（3）；位于所述栅极沟槽（7）内的栅介质（10）；位于所述栅介质（10）中的栅电极（11）；位于所述栅电极和栅介质（10）（11）上的隔离介质层（12）；位于部分所述第二导电类型阱区（4）和部分第一导电类型源区（5）之上、与所述隔离介质层（12）相邻的源极欧姆接触（13）；位于所述第一导电类型SiC衬底（1）之下的漏极欧姆接触（14）；覆盖在所述隔离介质层（12）和源极欧姆接触（13）上方的源极加厚金属（15）；位于所述漏极欧姆接触（14）下方的漏极加厚金属（16）。2.根据权利要求1所述的一种SiC沟槽型MOSFET器件，其特征在于：所述沟道区沿栅极沟槽（7）侧壁方向的长度不超过1um。3.根据权利要求1所述的一种SiC沟槽型MOSFET器件，其特征在于：所述第二导电类型阱区（4）的平均掺杂浓度为5E15 cm
‑3~5E17 cm
‑3，沟道区的平均掺杂浓度为2E16 cm
‑3~...
【专利技术属性】
技术研发人员：张腾，黄润华，张跃，李士颜，柏松，杨勇，
申请(专利权)人：南京第三代半导体技术创新中心，
类型：发明
国别省市：
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