包含栅极电压提升的静电放电防护电路制造技术

一种包含栅极电压提升的静电放电防护电路，其是用于一大尺寸开放式漏极电路的静电放电防护电路，包含：电压源，用以提供电压；第一ＰＭＯＳ，耦接至电压源；第一ＮＭＯＳ，耦接至ＰＭＯＳ；寄生二极管，耦接至ＰＭＯＳ；第二ＮＭＯＳ，耦接至ＰＭＯＳ的漏极；第一寄生电容，耦接至第二ＮＭＯＳ；第二寄生电容，耦接至第一寄生电容与第二ＮＭＯＳ；栅极电压提升电路，耦接至第二ＮＭＯＳ的栅极与源极；其利用一栅极电压提升电路用以提升第二Ｎ型金属氧化物半导体的栅极电压。本发明专利技术所述的包含栅极电压提升的静电放电防护电路，可解决ＮＭＯＳ栅极电压过低以及不正常导通而降低静电放电防护表现等问题。

【技术实现步骤摘要】

本专利技术相关于 一 种包含栅极电压提升的静电放电防护电 路，尤指用于一大尺寸开放式漏极电路的静电放电防护电路。
技术介绍
在一般电路设计中，由于需要避免因为环境或人体静电对 电路造成的伤害，通常会在电路中设置一个电路组，以使整个 电路避免因为静电的伤害破坏或是减损电路的寿命。这样的电路通常称为静电放电(ESD ; Electrostatic Discharge)防护电路，在已知技术中，考虑ESD电路设计通常有 两种方法1. 在电路中装设镇流电阻器(Ballastresistor),可避免因为 电路中的寄生(parasitic)NMOS，因为不正常的导通，因而降低 静电保护的等级，在电路中装设镇流电阻器可改善NM()S不正 常导通的问题。2. 在电源线间加上ESD箝制电路，以引导部分或全部的电 流。请参阅图1,其为传统具有ESD箝制电路的输出电路电路图， 如图1所示，输出电^各1中包含ESD箝制电路ll,连接于电压源 VCC以及接地端12之间，输出电路l另夕卜包含PMOS13, PMOS13 的源极耦接于电压源VCC 、漏极耦接于输出端16 ，以及 NMOS14， NMOS14的源本文档来自技高网...

【技术保护点】
一种包含栅极电压提升的静电放电防护电路，其特征在于，用于一大尺寸开放式漏极电路的静电放电防护电路，该包含栅极电压提升的静电放电防护电路包含：　一电压源，用以提供一电压；　一第一Ｐ型金属氧化物半导体，耦接至该电压源；　一第一 Ｎ型金属氧化物半导体，耦接至该Ｐ型金属氧化物半导体；　一寄生二极管，耦接至该Ｐ型金属氧化物半导体；　一第二Ｎ型金属氧化物半导体，耦接至该Ｐ型金属氧化物半导体的漏极；　一第一寄生电容，耦接至该第二Ｎ型金属氧化物半导体；　 　一第二寄生电容，耦接至该第一寄生电容与该第二Ｎ型金属氧化物半导体；　一栅极电压...

【技术特征摘要】

【专利技术属性】
技术研发人员：郭荣彦，
申请(专利权)人：普诚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]