本文公开一种能够通过加强读取操作中的数据感测裕度来提高可靠性的非易失性存储装置的单元，及一种具有该单元的非易失性存储装置。非易失性存储装置的单元包括：反熔丝，其具有在输入端子与输出端子之间的第一端子；及第一切换部件，其耦接于反熔丝的第二端子与接地电压端子之间。
【技术实现步骤摘要】
本专利技术涉及一种半导体设计技术；且尤其涉及一种使用CMOS栅极氧化物反熔丝 的一次性可编程(OTP)单元及具有该单元的非易失性存储装置。
技术介绍
使用由互补金属氧化物半导体(CMOS)的栅极氧化物层形成的反熔丝(在下文称 作“CMOS栅极氧化物反熔丝”)的一次性可编程(OTP)单元形成于易失性存储装置(诸如， 动态随机存取存储器(DRAM))或非易失性存储装置(例如，电可擦除可编程只读存储器 (EEPROM)或闪存)中，且用以达成存储修复目的。另外，将OTP单元用于混合信号芯片(模 拟芯片与数字芯片在其中混合)中的内部操作电压及频率微调。大体上，每一 OTP单元包括CMOS栅极氧化物反熔丝及一个或更多个MOS晶体管。 此OTP单元以单一配置或阵列配置形成于每一存储芯片内部且用于修复或微调。图1为典型OTP单元的等效电路图。参看图1，典型OTP单元包括反熔丝ANT_FS1及晶体管NMl和NM2。反熔丝ANT_ FSl连接于输入节点A与节点B之间。晶体管匪1和匪2为η沟道晶体管，且串联地连接于 节点B与输出节点E之间，输出节点E为在读取操作期间通过其输出数据的端子。典型OTP单元必须包括串联连接的晶体管NMl和ΝΜ2，用于在读取操作期间形成自 输入节点A至输出节点E的电流路径。因此，自输出节点E输出最终数据，最终数据的状态 为其电压下降晶体管匪1和匪2的阈值电压的总量，亦即，VDD-2*Vt，“Vt”表示每一晶体管 匪1和匪2的阈值电压。结果，由于自输出节点E输出的数据的感测裕度变窄，因此在读取 操作期间发生故障，其使OTP单元的读取操作的可靠性降级。在图1中，附图标记“C”及“D”中的每一者表示接收控制信号的输入节点。为了提高图1所示的典型OTP单元的性能，在共同拥有的同在申请中的申请案韩 国注册号10-0845407(2008年7月3日公开)中公开了具有新结构的OTP单元，所述申请案 于2007年2月 16 日申请、题为“ONE-TIME-PROGRAMMABLE CELL AND MEMORY DEVICE HAVING THE SAME”。图2为韩国专利申请案韩国注册号10-0845407中提出的OTP单元的等效电路图。参看图2，OTP单元包括反熔丝ANT_FS2及第一晶体管PMl和第二晶体管PM2，以 在第三节点N3处输出电压作为输出信号。反熔丝ANT_FS2耦接于第三节点N3与接地电压 端子之间。第一晶体管PMl具有接收写入控制信号WR_CTRL的栅极，及在第三节点N3与第 二节点N2之间的源极-漏极路径。第二晶体管PM2具有接收读取控制信号RD_CTRL的栅 极，及在第一节点m与第三节点N3之间的源极-漏极路径。该OTP单元进一步包括用于4感测及放大输出信号的反相器类型的感测放大器100。在图2所示的OTP单元中，经由彼此不同的路径将写入电压和读取电压施加至反 熔丝ANT_FS2，因为反熔丝ANT_FS2与第一晶体管PMl和第二晶体管PM2为并联地耦接的。 因此，与图1所示的OTP单元相比，在读取操作期间读取电压的损失可最小化，且因此，自 OTP单元输出的数据的感测裕度变宽，由此提高OTP单元的读取操作的可靠性。如上所述，图2所示的OTP单元与图1所示的OTP单元相比可提高读取操作的可 靠性。然而，由于图2所示的OTP单元与图1所示的OTP单元同样地包括一个反熔丝及两 个晶体管，因此在减小尺寸方面存在限制且因此电力消耗增加。
技术实现思路
本专利技术的一个实施例旨在提供一种能够通过加强读取操作中的数据感测裕度来 提高可靠性的单元，及具有该单元的非易失性存储装置。本专利技术的另一实施例旨在提供一种能够通过简化其结构来减小其尺寸及电力消 耗的单元，及具有该单元的非易失性存储装置。根据本专利技术的一方面，提供一种非易失性存储装置的单元，其包括反熔丝，其具 有在输入端子与输出端子之间的第一端子；及第一切换部件，其耦接于反熔丝的第二端子 与接地电压端子之间。根据本专利技术的另一方面，提供一种非易失性存储装置，其包括多条数据线；多个 单元，其并联地耦接至所述数据线；及多个感测放大器，其被配置成感测及放大自所述数据 线输出的数据，其中每一单元包括反熔丝，其具有耦接至所述数据线中的相应者的第一端 子；及第一切换部件，其耦接于反熔丝的第二端子与接地电压端子之间。可通过以下描述来理解本专利技术的其它目的及优点，且参考本专利技术的实施例可使本 专利技术的其它目的及优点变得明显。而且，本领域的技术人员容易明白，本专利技术的目的及优点 可通过要求保护的装置及其组合来实现。附图说明图1为典型现有技术OTP单元的等效电路图；图2为韩国专利申请案韩国注册号10-0845407中提出的OTP单元的等效电路图；图3为根据本专利技术的第一实施例的非易失性存储装置的单元的等效电路图；图4A及图4B为图3所示的第一切换部件的电路图；图5A及图5B为图3所示的反熔丝的电路图；图6至图7B为说明根据本专利技术的第一实施例的非易失性存储装置的单元的操作 的等效电路图；图8为根据本专利技术的第二实施例的非易失性存储装置的单元的等效电路图；图9至图10B为说明根据本专利技术的第二实施例的非易失性存储装置的单元的操作 的等效电路图；图11为根据本专利技术的第三实施例的非易失性存储装置的单元的等效电路图；图12至图13B为说明根据本专利技术的第三实施例的非易失性存储装置的单元的操 作的等效电路图14为根据本专利技术第四实施例的非易失性存储装置的等效电路图；图15为根据本专利技术第五实施例的非易失性存储装置的等效电路图；图16为根据本专利技术第六实施例的非易失性存储装置的等效电路图；及图17为根据本专利技术第七实施例的非易失性存储装置的等效电路图。具体实施例方式根据参看附图对实施例所作的以下描述，使本专利技术的优点、特征及方面变得明显， 该描述陈述于下文中。在附图中，亦将理解，本说明书中所公开的“晶体管”包括响应于输入至其栅极的 控制信号作为开关部件操作的所有元件，例如，结型FET (JFET)及M0SFET。另外，附图中的 相似附图标记表示相似元件，且因此将省略其描述。第一实施例图3为根据本专利技术的第一实施例的非易失性存储装置的单元的等效电路图。参看图3，根据第一实施例的非易失性存储装置的单元包括反熔丝ANT_FS及第一 切换部件SW。反熔丝ANT_FS具有耦接至在输入端子A与输出端子C之间的节点B的第一 端子，且第一切换部件SW耦接于反熔丝ANT_FS的第二端子与接地电压端子D之间。如图4A及图4B所示，第一切换部件SW由为有源装置的晶体管形成，以在读取操 作或写入操作期间将反熔丝ANT_FS的第二端子与接地电压端子D连接。此处，晶体管为低 电压或高电压晶体管。优选地，第一切换部件SW可为低电压晶体管以减少电力消耗。此外， 晶体管具有P沟道或N沟道。优选地，第一切换部件SW可为具有N沟道的晶体管。此时， 晶体管具有耦接至反熔丝ANT_FS的第二端子的漏极、耦接至接地电压端子D的源极及接收 经由电流控制信号输入端子E输入的电流控制信号的栅极。如图5A及图5B所示，反熔丝ANT_FS由为有源装置的晶体管或为无源装置的电容 器形成。晶体管具有P沟道或N沟道。在晶体管的情况下，其栅极耦接至节点B，且其漏极 及源极两者本文档来自技高网...
【技术保护点】
一种非易失性存储装置的单元，其包括：反熔丝，其具有耦接于输入端子与输出端子之间的第一端子；及第一切换部件，其耦接于所述反熔丝的第二端子与接地电压端子之间。
【技术特征摘要】
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【专利技术属性】
技术研发人员：辛昌熙，曹基锡，全成都，金允章，
申请(专利权)人：美格纳半导体有限会社，
类型：发明
国别省市：KR[韩国]
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