半导体芯片安装用挠性布线基板及半导体芯片的安装方法技术

一种半导体芯片安装用挠性布线基板。该挠性布线基板（１０）具有，在绝缘基片（１１）上与半导体芯片的输出端子电连接的形成规定图形的布线（１２ａ、１２ｂ）。而且形成有由同一形式的布线（１２ａ）形成了一个图形的第一布线区域（１２Ａ）和由同一形式的布线（１２ｂ）形成了一个图形的第二布线区域（１２Ｂ）。此挠性布线基板（１０）在不同布线形式的相邻布线区域（１２Ａ、１２Ｂ）之间，形成有用于消除因布线形式的差异所造成的连接不良的图形过渡区域（１３）。由此，当在形成有不同布线形式的多种由同一形式的布线形成一个图形的布线区域的挠性基板上进行半导体芯片的输出端子的连接时，可消除布线与输出端子之间的连接不良。

【技术实现步骤摘要】

本专利技术涉及一种挠性布线基板、半导体芯片安装用性布线基板、显示装置、半导体芯片安装方法。
技术介绍
对于便携式电话机或PDA(Personal Digital Assistant便携式信息终端设备)等要求小型、轻量、高性能化的电子设备，要求其提高电子部件在印刷电路板上的安装密度。特别是对于安装在这种电子设备上的薄型扁平屏幕显示装置，希望其显示画面尽可能大，所以要求提高配置在其周边的驱动布线部件的安装密度，为了满足该要求，通过将挠性布线基板的布线直接与半导体芯片的输出端子连接，将半导体芯片安装在挠性布线基板上的COF(薄膜芯片Chip On Film)，近年来得到了广泛应用。在该COF中，需要对应半导体芯片的输出端子(焊盘)的图形而在挠性布线基板上形成布线图形。作为此时的挠性布线基板的图形形成技术，多采用下述专利文献1记载的被称为半添加法或全添加法的技术。根据图1说明该现有技术，首先，如该图(a)所示，在挠性绝缘基片100的表面上形成成为引线镀层的晶种层101，然后如该图(b)所示，为了形成所期望的布线图形，在晶种层101的表面上形成使用光致抗蚀剂材料等的掩模图形102。并且，如该图(c)所示，利用电镀法在露出晶种层101的区域覆盖镍、铜等导电性材料，形成布线图形103，根据需要，在这些布线图形103的表面上，利用电镀法或溅射法或蒸镀等成膜法形成使用金等异种金属的表面导电层104。并且，如该图(d)所示，通过去除掩模图形102和位于其底部的晶种层101，在绝缘基片100上形成具有由晶种层部分101A、布线图形103、表面导电层104构成的所期望的布线图形的挠性布线基板。另一方面，半导体芯片的输出端子(焊盘)的排列图形虽然是根据驱动对象的电子设备的端子排列和半导体芯片内部的电路块的结构决定的，但一般不排列成相同图形的端子形式，而多数情况是排列大小不同的焊盘，而且是排列成相同大小的焊盘相对集中、形成大小焊盘不均匀的状态。专利文献1 2000-286536号公报在安装了具有上述的不同大小焊盘的半导体芯片的COF中，为了高精度地将焊盘与挠性布线基板上的布线连接，需要对应焊盘的大小形成不同布线宽度的布线图形。这种布线图形的形成，在以驱动电流的大小将大大影响设备性能的电子设备为对象的情况下，将成为重要的设计项目。特别是近年来作为自发光型平板显示器而被注目的有机EL显示装置，由于驱动电流的大小直接影响显示性能，所以在与其连接的挠性布线基板上必须设计上述布线图形。但是，采用现有技术所示的布线图形形成技术来形成这种不同宽度的布线图形时，明显存在以下的问题。即，如果通过电镀形成不同宽度的布线图形，则产生在宽度较宽的布线上覆盖的布线材料厚、在宽度较窄的布线上覆盖的布线材料薄的现象。其原因是在进行电镀时，宽度较宽的布线与宽度较窄的布线相比，因电阻形成的电位下降小，但如果布线图形中产生这种厚度差，则在通过各向异性导电膜利用热压接来将挠性布线基板的布线图形与半导体芯片的焊盘连接时，存在着在相邻布线之间的形成阶梯的部分的周边容易产生压接不良的问题。下面，结合图2所示示例进行更具体地说明。在挠性布线基板1上，形成由与宽度较宽的布线1a相同形式的布线形成一个图形的第1布线区域1A，并且形成由与宽度较窄的布线1b相同形式的布线形成一个图形的第2布线区域1B。另一方面，在半导体芯片2上，形成由与宽度较宽的焊盘2a相同形式的焊盘形成一个图形的第1焊盘区域2A，并且形成由与宽度较窄的焊盘2b相同形式的焊盘形成一个图形的第2焊盘区域2B。布线1a和焊盘2a或布线1b和焊盘2b分别具有大致相同的宽度且具有相同图形，通过各向异性导电膜3相互对接，在加热状态下施加压力P进行热压接。此处，在第1布线区域1A和第2布线区域1B的相邻部位，如上所述，根据布线宽度而产生布线厚度差异，成为在布线接触面形成有阶梯差的状态。如果在该状态下进行热压接，在形成阶梯差的部分的周边部分A，由于该阶梯差的影响，不能施加上充足的压力，在该周边部分A产生压接不良，发生连接不良的问题。为了消除该问题，只要使第1布线区域1A的布线1a和第2布线区域1B的布线1b的厚度相同即可，但是为了使不同形式的布线厚度成为相同厚度需要特殊的加工处理，致使挠性布线基板的成本升高，并且还有对微细的布线图形实施加工处理相当困难的问题。
技术实现思路
本专利技术将解决这种问题作为课题之一。即，本专利技术的目的是，向对各种不同布线形式形成了多个利用相同形式的布线形成一个图形的布线区域的挠性布线基板连接半导体芯片的输出端子时，不使布线和输出端子之间产生连接不良，针对具有不同大小的输出端子的半导体芯片，通过形成与其相适应的布线图形来获得高精度的连接，由此，消除因连接电阻的偏差造成的驱动电流的不均，确保电子设备、特别是驱动电流的大小直接影响显示性能的有机EL显示装置的良好性能等。为了达到上述目的，本专利技术至少具备以下各专利技术的结构。本专利技术提供一种挠性布线基板，具有与半导体芯片的输出端子电连接的规定图形的布线，其特征在于，对每种不同布线形式形成多个由相同形式的所述布线形成一个图形的布线区域，在布线形式不同的相邻的所述布线区域之间，形成用于消除因布线形式的差异造成的连接不良的图形过渡区域。本专利技术还提供一种半导体芯片的安装方法，通过将半导体芯片的规定图形的输出端子和与挠性布线基板的所述输出端子对应的图形的布线电连接，将所述半导体芯片安装在所述挠性布线基板上，其特征在于，使用对每种不同布线形式形成多个由相同形式的所述布线形成一个图形的布线区域，在布线形式不同的相邻的所述布线区域之间，形成用于消除因布线形式的差异造成的连接不良的图形过渡区域的挠性布线基板，使所述输出端子的图形与所述布线区域的各布线图形相互对应，进行电连接。附图说明图1是现有技术(挠性布线基板的图形形成技术)的说明图。图2是说明现有技术的问题的说明图。图3是表示本专利技术实施方式的挠性布线基板的说明图。图4是表示本专利技术实施方式的半导体芯片安装用挠性布线基板的说明图。图5是表示本专利技术其他实施方式的半导体芯片安装用挠性布线基板的说明图。图6是表示本专利技术其他实施方式的半导体芯片安装用挠性布线基板的说明图。图7是表示作为设置有本专利技术实施方式的半导体芯片安装用挠性布线基板的电子设备的一例的显示装置的俯视图。图中10挠性布线基板；11绝缘基片；12a、12b、12c、12d布线；12e、12f虚拟布线；12A、12B布线区域；13图形过渡区域；20半导体芯片；21a、21b、21c焊盘(输出端子)；21A、21B焊盘区域；30各向异性导电膜；40显示装置；40A引出电极；50PWB。具体实施例方式以下，参照附图说明本专利技术的实施方式。图3是表示本专利技术的一实施方式的挠性布线基板的说明图。挠性布线基板10具有在绝缘基片11上与半导体芯片的输出端子电连接的规定图形的布线12a、12b。并且，形成有由相同形式的布线12a形成了一个图形的第1布线区域12A，形成有由相同形式的布线12b形成了一个图形的第2布线区域12B。作为布线区域12A、12B，不限于图示的两种形式，只要按照每个不同的布线形式形成多个布线区域即可。在图示示例中，布线形式的差异是基于布线宽度的布线厚度的差异，布线12本文档来自技高网...

【技术保护点】
一种挠性布线基板，具有与半导体芯片的输出端子电连接的规定图形的布线，其特征在于，对每种不同布线形式形成多个由相同形式的所述布线形成一个图形的布线区域，在布线形式不同的相邻的所述布线区域之间，形成用于消除因布线形式的差异造成的连接不良 的图形过渡区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：松田厚志，大峡秀隆，
申请(专利权)人：日本东北先锋公司，
类型：发明
国别省市：JP[日本]