半导体结构及其形成方法、半导体布置技术

示例性半导体结构包括具有第一侧和第二侧的器件衬底。介电层设置在器件衬底的第一侧上方。贯通孔沿着第一方向延伸穿过介电层并且从第一侧穿过器件衬底延伸至第二侧。贯通孔具有沿着第一方向的总长度和沿着不同于第一方向的第二方向的宽度。总长度是介电层中的贯通孔的第一长度和器件衬底中的贯通孔的第二长度的总和。第一长度小于第二长度。保护环设置在介电层中和贯通孔周围。本发明专利技术的实施例还涉及形成半导体结构的方法、半导体布置。半导体布置。半导体布置。

【技术实现步骤摘要】
半导体结构及其形成方法、半导体布置


[0001]本专利技术的实施例涉及半导体结构及其形成方法、半导体布置。

技术介绍

[0002]半导体集成电路(IC)工业已经经历了快速增长。半导体制造工艺的持续进步已经产生具有半导体器件的集成电路(“IC”)，其中半导体器件具有更精细的部件和/或更高的集成度。功能密度(即每个IC芯片面积的互连器件的数量)通常增加，而部件尺寸(即可以使用制造工艺创建的最小组件)减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
[0003]已经开发了先进的IC封装技术以进一步减小结合到许多电子器件中的IC的密度和/或改进IC的性能。例如，IC封装已经演化，使得多个IC可以垂直地堆叠成所谓的三维(“3D”)封装件或2.5D封装件(使用中介层)。贯通孔(也称为硅通孔(TSV))是用于电和/或物理连接堆叠的IC的一种技术。虽然现有的贯通孔对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

技术实现思路

[0004]本专利技术的实施例提供了一种半导体结构，包括：器件衬底，具有第一侧和第二侧；介电层，设置在所述器件衬底的所述第一侧上方；贯通孔，沿着第一方向延伸穿过所述介电层并且从所述第一侧穿过所述器件衬底延伸至所述第二侧，其中：所述贯通孔具有沿着所述第一方向的总长度和沿着不同于所述第一方向的第二方向的宽度，所述总长度是所述介电层中的所述贯通孔的第一长度和所述器件衬底中的所述贯通孔的第二长度的总和，并且所述第一长度小于所述第二长度；以及保护环，设置在所述介电层中和所述贯通孔周围。
[0005]本专利技术的另一实施例提供了一种半导体布置，包括：第一半导体结构，具有位于半导体衬底上方的介电层；第二半导体结构；导电结构，穿过所述第一半导体结构的所述介电层延伸第一距离并且穿过所述第一半导体结构的所述半导体衬底延伸第二距离至所述第二半导体结构，其中，所述第一距离与所述第二距离的比率为0.25至0.5；互连结构的堆叠件，设置在所述介电层中，其中，所述互连结构的堆叠件在所述导电结构周围形成环。
[0006]本专利技术的又一实施例提供了一种形成半导体结构的方法，包括：在半导体衬底的第一侧上方形成后段制程(BEOL)结构，其中，所述后段制程结构包括设置在介电层中的图案化的金属层，所述半导体衬底具有与所述第一侧相对的第二侧，所述后段制程结构具有第一厚度，所述半导体衬底具有第二厚度，并且所述第二厚度大于所述第一厚度；形成沟槽，所述沟槽延伸穿过所述后段制程结构的所述介电层并且延伸至所述半导体衬底中深度D，其中，所述深度D大于所述第一厚度并且小于所述第二厚度；在所述沟槽中形成导电结构；以及对所述半导体衬底的所述第二侧执行减薄工艺以暴露所述导电结构，其中，在所述减薄工艺之后，所述导电结构从所述半导体衬底的所述第一侧延伸至所述第二侧。
附图说明
[0007]当结合附图阅读时，从以下详细描述可以最佳理解本专利技术。应该强调，根据工业中的标准实践，各种部件未按比例绘制，并且仅用于说明的目的。为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。
[0008]图1是根据本专利技术的各个方面的具有改进的衬底通孔(TSV)(即，垂直导电互连结构)设计的半导体结构的部分或整体的局部截面图。
[0009]图2是根据本专利技术的各个方面的图1的半导体结构的部分或整体的局部顶视图。
[0010]图3和图4是根据本专利技术的各个方面的图1和图2的半导体结构的部分的放大截面图。
[0011]图5A至图5D是根据本专利技术的各个方面的可以在图1和图2的半导体结构中实现的保护环和相应的TSV的部分或整体的顶视图。
[0012]图6是根据本专利技术的各个方面的包括图1和图2的半导体结构的半导体装置的部分或整体的局部图解截面图。
[0013]图7A至图7I是根据本专利技术的各个方面的在形成TSV和相应的保护环的各个制造阶段处的工件的部分或整体的局部截面图。
[0014]图8A至图8E是根据本专利技术的各个方面的可以在图7E的制造阶段处实现的在形成TSV沟槽的各个制造阶段处的工件的部分或整体的局部截面图。
[0015]图9是根据本专利技术的各个方面的用于制造半导体结构(诸如图1和图2的半导体结构)的方法的部分或整体的流程图。
[0016]图10是根据本专利技术的各个方面的可以在图1和图2的半导体结构中实现的器件衬底的部分或整体的局部图解截面图。
具体实施方式
[0017]本专利技术总体涉及集成电路(IC)封装，更具体地，涉及用于IC封装的增强贯通孔结构。
[0018]以下公开提供了许多用于实现本专利技术的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本专利技术。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，空间相对术语(例如，“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等))用于便于本专利技术描述一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同定向。此外，当用“约”、“近似”、“基本上”等来描述数值或数值范围时，该术语旨在涵盖考虑到如本领域普通技术人员所理解的在制造期间固有地出现的变化而在合理范围内的数值。例如，基于与制造具有与该数值相关联的特性的部件相关联的已知制造公差，数值或数值范围涵盖包括所描述的数值的合理范围，诸如在所描述的数值的+/
‑
10％内。例如，具有“约5nm”的厚度的材料层可以涵盖从4.5nm到5.5nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关联的制造公差为+/
‑
10％。在另一个示例中，描述为具有“基本相同”尺寸和/或“基本”定向在特定方向和/
或配置(例如，“基本平行”)的两个部件涵盖两个部件之间的尺寸差异和/或可能是由与制造这两个部件相关联的制造公差固有但并非有意产生的两个部件与精确指定定向的轻微定向变化。更进一步地，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示本文描述的各个实施例和/或配置之间的关系。
[0019]已经开发了先进的IC封装技术以进一步降低结合到许多电子器件中的集成电路(IC)的密度和/或改进集成电路的性能。例如，IC封装已经演化，使得多个IC可以垂直地堆叠成三维(“3D”)封装件或2.5D封装件(例如，实现中介层的封装件)。贯通孔(也称为硅通孔(TSV))是用于电和/或物理连接堆叠的IC的一种技术。例如，在第一芯片垂直地堆叠在第二芯片上方的情况下，可以形成垂直地延伸穿过第一芯片到第二芯片的TSV。TSV将第一芯片的第一导电结构(例如，第一引线)电和/或物理地连接至第二芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：器件衬底，具有第一侧和第二侧；介电层，设置在所述器件衬底的所述第一侧上方；贯通孔，沿着第一方向延伸穿过所述介电层并且从所述第一侧穿过所述器件衬底延伸至所述第二侧，其中：所述贯通孔具有沿着所述第一方向的总长度和沿着不同于所述第一方向的第二方向的宽度，所述总长度是所述介电层中的所述贯通孔的第一长度和所述器件衬底中的所述贯通孔的第二长度的总和，并且所述第一长度小于所述第二长度；以及保护环，设置在所述介电层中和所述贯通孔周围。2.根据权利要求1所述的半导体结构，其中，所述第一长度与所述第二长度的比率为0.25至0.5。3.根据权利要求1所述的半导体结构，其中，所述宽度与所述第一长度的比率为0.5至2.0。4.根据权利要求3所述的半导体结构，其中，所述第一长度为1.5μm至2.5μm，并且所述宽度为1.5μm至2.5μm。5.根据权利要求1所述的半导体结构，其中：所述保护环包括沿着所述第一方向堆叠的金属层；所述金属层包括第一侧壁和第二侧壁；所述第一侧壁形成所述保护环的内侧壁，并且所述第二侧壁形成所述保护环的外侧壁；并且所述第一侧壁沿着轴对准，所述轴沿着所述第一方向延伸。6.根据权利要求5所述的半导体结构，其中：所述内侧壁界定所述介电层的区域；所述贯通孔延伸穿过所述介电层的所述区域；并且所述内侧壁与所述贯通孔之间的距离为0.2μm至0.5μm，并且所述距离沿着所述第二方向。7.根据权利要求5所述的半导体结构，还包括连接至所述贯通孔和所述保护环的顶部接触层，其中：所述保护环的所述金属层包括金属层的第一集合和金属层的第二集合，其中，所述金属层的第一集合设置在所述器件...

【专利技术属性】
技术研发人员：顾旻峰，庄曜群，李政键，林景彬，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：