半导体存储装置制造方法及图纸

实施方式提供集成性高的半导体存储装置。实施方式的半导体存储装置具有层叠体、多条位线以及多个柱状体。多条位线包括第1位线、第2位线、第3位线以及第4位线。多个柱状体包括第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体。第1柱状体与第1位线电连接。第2柱状体与第3位线电连接。第3柱状体与第2位线电连接。第4柱状体与第4位线电连接，第5柱状体与第2位线电连接。第6柱状体与第4位线电连接。第7柱状体与第1位线电连接。第8柱状体与第3位线电连接。1位线电连接。第8柱状体与第3位线电连接。1位线电连接。第8柱状体与第3位线电连接。

【技术实现步骤摘要】
半导体存储装置
[0001]本技术享受以日本特许申请2022
‑
44896号(申请日：2022年3月22日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。


[0002]本技术的实施方式涉及半导体存储装置。

技术介绍

[0003]已知以三维的方式层叠了存储单元的NAND型闪速存储器。

技术实现思路

[0004]本技术提供集成性高的半导体存储装置。
[0005]实施方式的半导体存储装置具有层叠体、多条位线、至少一个以上的第1绝缘体、至少一个以上的第2绝缘体、多个柱状体以及多个过孔。层叠体在第1方向上交替地层叠了多个导电层和多个绝缘层而成。多条位线在层叠体的上方，沿着与第1方向交叉的第2方向延伸，在与第1方向和第2方向交叉的第3方向上相互空开间隔而配置。第1绝缘体在层叠体内沿着第1方向和第3方向延伸，在第2方向上将多个导电层截断。第2绝缘体在第1方向和第2方向上延伸，在第2方向上将多个导电层中的至少包括最上层的一部分截断。多个柱状体在第1绝缘体与第2绝缘体之间以及相邻的第2绝缘体之间的各区域中的、相互相邻的第1区域和第2区域内，在第1方向上延伸，各自包括半导体主体。多个过孔各自将多个柱状体中的任一个柱状体与多条位线中的任一条位线连接。多条位线包括在第3方向上依次排列的第1位线、第2位线、第3位线以及第4位线。多个柱状体包括在第2方向上依次排列的第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体。第1柱状体配置为从第1方向观察时与第1位线重叠。第2柱状体配置为从第1方向观察时与第3位线重叠。第3柱状体配置为从第1方向观察时与第2位线重叠。第4柱状体配置为从第1方向观察时与第4位线重叠。第5柱状体配置为从第1方向观察时与第2位线重叠。第6柱状体配置为从第1方向观察时与第4位线重叠。第7柱状体配置为从第1方向观察时与第1位线重叠。第8柱状体配置为从第1方向观察时与第3位线重叠。第1柱状体与第1位线电连接。第2柱状体与第3位线电连接。第3柱状体与第2位线电连接。第4柱状体与第4位线电连接，第5柱状体与第2位线电连接。第6柱状体与第4位线电连接。第7柱状体与第1位线电连接。第8柱状体与第3位线电连接。
[0006]此外，优选在相邻的第1绝缘体之间沿着第2方向交替地反复配置有第1区域和第2区域。
[0007]另外，优选分别与第2柱状体和第3柱状体连接的过孔彼此的第2方向上的间隔和分别与第6柱状体和第7柱状体连接的过孔彼此的第2方向上的间隔，比分别与第1柱状体和第2柱状体连接的过孔彼此的第2方向上的间隔、分别与第3柱状体和第4柱状体连接的过孔彼此的第2方向上的间隔、分别与第4柱状体和第5柱状体连接的过孔彼此的第2方向上的间
隔、分别与第5柱状体和第6柱状体连接的过孔彼此的第2方向上的间隔以及分别与第7柱状体和第8柱状体连接的过孔彼此的第2方向上的间隔大。
[0008]另外，优选多个过孔配置为：分别与第1柱状体和第2柱状体连接的过孔彼此的第2方向上的间隔、分别与第3柱状体和第4柱状体连接的过孔彼此的第2方向上的间隔、分别与第4柱状体和第5柱状体连接的过孔彼此的第2方向上的间隔、分别与第5柱状体和第6柱状体连接的过孔彼此的第2方向上的间隔以及分别与第7柱状体和第8柱状体连接的过孔彼此的第2方向上的间隔全部成为相同的大小。
[0009]另外，优选多个柱状体在从第1方向的俯视下以大致等间距配置。
附图说明
[0010]图1是表示第1实施方式的半导体存储装置和存储控制器的框图。
[0011]图2是表示第1实施方式的半导体存储装置的存储单元阵列的一部分的等效电路的图。
[0012]图3是表示第1实施方式的半导体存储装置的一部分的俯视图。
[0013]图4是表示第1实施方式的变形例的半导体存储装置的一部分的剖面图。
[0014]图5是表示第1实施方式的半导体存储装置的一部分的剖面图。
[0015]图6是将第1实施方式的半导体存储装置的柱状体的附近放大而得到的剖面图。
[0016]图7是将第1实施方式的半导体存储装置的柱状体的附近放大、并沿着导电层切断而得到的剖面图。
[0017]标号说明
[0018]1半导体存储装置；2存储控制器；10存储单元阵列；11行译码器；12感测放大器；13定序器；20层叠体；21、21A、21B、21C导电层；22绝缘层；30、30A、30B、30C、30D、30E、30F、30G、30H柱状体；32半导体主体；35电荷蓄积膜；41第1绝缘体；42第2绝缘体；BL、BL1、BL2、BL3、BL4位线；BLK块；CP接触部；MH存储孔；MT存储单元晶体管；P1～P7间隔(间距)；SGS选择栅极线(源极侧)；SGD选择栅极线(漏极侧)；SL源极线；STR串；STRa串(第1区域)；STRb串(第2区域)；ST缝隙(slit)；SHE缝隙；Sub基板；V1过孔；Y1第1列；Y2第2列
具体实施方式
[0019]以下，参照附图对实施方式的半导体存储装置进行说明。在以下的说明中，对具有相同或者类似的功能的构成标注同一标号。并且，有时省略那样构成的重复的说明。另外，在以下的说明中，对具有大致相同的功能和构成的构成要素标注同一标号。构成参照标号的字符之后的数字由包括相同的字符的参照标号进行参照，并且，被使用于对具有同样的构成的要素彼此进行区别。在不需要对由包括相同的字符的参照标号表示的要素相互进行区别的情况下，这些要素分别由仅包括字符的参照标号进行参照。附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不一定限于与现实的相同。
[0020]在本技术中，“连接”不限定于在物理上连接的情况，也包括电连接的情况。在本技术中，“平行”、“正交”或者“相同”也分别包括“大致平行”、“大致正交”或者“大致相同”的情况。在本技术中，“在A方向上延伸”例如意味着A方向上的尺寸比后述的X方向、Y方向以及Z方向上的各尺寸中的最小尺寸大。在此所说的“A方向”是任意方向。
[0021]首先，对X方向、Y方向、Z方向进行定义。X方向和Y方向是与后述的基板Sub的表面大致平行的方向。X方向和Y方向相互正交。Z方向与X方向以及Y方向正交，是从基板Sub远离的方向。但是，这些表达是为了便于说明而使用的，并不规定重力方向。在本实施方式中，Z方向是“第1方向”的一个例子，Y方向是“第2方向”的一个例子，X方向是“第3方向”的一个例子。
[0022]在以下要参照的附图中，例如Y方向与位线BL的延伸方向对应，Z方向与相对于在半导体存储装置1的形成中所使用的基板Sub的表面的铅垂方向对应。在俯视图中，为了容易观察附图，对一部分的构成适当地附加了阴影线。附加于俯视图的阴影线不一定与附加了阴影线的构成要素的材料、特性相关联。在俯视图和剖面图各自中，为了容易观察附图，适当省略了布线、接触部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具有：层叠体，其通过在第1方向上交替地层叠多个导电层和多个绝缘层而形成；多条位线，其在所述层叠体的上方，沿着与所述第1方向交叉的第2方向延伸，并且在与所述第1方向和所述第2方向交叉的第3方向上相互空开间隔而配置；至少一个以上的第1绝缘体，其在所述层叠体内沿着所述第1方向和所述第3方向延伸，在所述第2方向上将所述多个导电层截断；至少一个以上的第2绝缘体，其在所述第1方向和所述第2方向上延伸，在所述第2方向上将所述多个导电层中的至少包括最上层的一部分截断；多个柱状体，其在所述第1绝缘体与所述第2绝缘体之间以及相邻的所述第2绝缘体之间的各区域中的、相互相邻的第1区域和第2区域内，在所述第1方向上延伸，各自包括半导体主体；以及多个过孔，各自将所述多个柱状体中的任一个柱状体与所述多条位线中的任一条位线连接，所述多条位线包括在所述第3方向上依次排列的第1位线、第2位线、第3位线以及第4位线，所述多个柱状体包括在所述第2方向上依次排列的第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体，所述第1柱状体配置为从所述第1方向观察时与所述第1位线重叠，所述第2柱状体配置为从所述第1方向观察时与所述第3位线重叠，所述第3柱状体配置为从所述第1方向观察时与所述第2位线重叠，所述第4柱状体配置为从所述第1方向观察时与所述第4位线重叠，所述第5柱状体配置为从所述第1方向观察时与所述第2位线重叠，所述第6柱状体配置为从所述第1方向观察时与所述第4位线重叠，所述第7柱状体配置为从所述第1方向观察时与所述第1位线重叠，所述第8柱状体配置为从所述第1方向观察时与所述第3位线重叠，所述第1柱状体与所述第1位线电连接，所述第2柱状体与所述第3位线电连接，所述第3柱状体与所述...

【专利技术属性】
技术研发人员：中木宽，石月惠，
申请(专利权)人：铠侠股份有限公司，
类型：新型
国别省市：