带有增强的浮栅到浮栅电容耦合的FINFET分裂栅非易失性存储器单元制造技术

形成在半导体衬底的向上延伸的鳍片上的存储器单元，各个存储器单元包括：在两者间具有沟道区的源极区和漏极区、沿该沟道区延伸并环绕该鳍片的浮栅、沿该沟道区延伸并环绕该鳍片的字线栅、在该浮栅上方的控制栅以及在该源极区上方的擦除栅。控制栅是连续导电的材料条带。第一鳍片和第二鳍片以第一距离间隔开。第三鳍片和第四鳍片以第二距离间隔开。第二鳍片和第三鳍片以第三距离间隔开，该第三距离大于第一距离和第二距离。该连续条带包括设置在该第二鳍片和该第三鳍片之间的部分，但是该连续条带中没有一个部分设置在该第一鳍片和该第二鳍片之间，并且该连续条带中没有一个部分设置在该第三鳍片和该第四鳍片之间。置在该第三鳍片和该第四鳍片之间。置在该第三鳍片和该第四鳍片之间。

【技术实现步骤摘要】
【国外来华专利技术】带有增强的浮栅到浮栅电容耦合的FINFET分裂栅非易失性存储器单元
[0001]相关专利申请
[0002]本申请要求2020年3月24日提交的美国临时申请号62/994,187和2020年10月13日提交的美国专利申请号17/069,563的权益。


[0003]本专利技术涉及非易失性闪存存储器单元，并且更具体地涉及形成为FinFET设备的分裂栅存储器单元。

技术介绍

[0004]具有浮栅、选择栅、控制栅和擦除栅的分裂栅非易失性闪存存储器单元是本领域中众所周知的。参见例如美国专利6,747,310和7,868,375，这些专利以引用方式并入本文。还已知形成带有FinFET结构的此类分裂栅存储器单元，其中栅极环绕衬底的半导体材料的鳍片状构件。参见例如美国专利10,468,428，该专利以引用方式并入本文。
[0005]图1A示出了形成在半导体衬底2(例如，硅)的鳍片部分2a上的两个此类存储器单元1的横截面。源极区3和漏极区4形成在鳍片2a中，两者之间限定鳍片的沟道区5。浮栅6设置在沟道区5的第一部分上方并与该沟道区的该第一部分隔离，选择栅7设置在沟道区5的第二部分上方并与该沟道区的该第二部分隔离，控制栅8设置在浮栅6上方并与该浮栅隔离，并且擦除栅9设置在源极区3上方并与该源极区隔离并且包括环绕浮栅6的边缘的凹口。存储器单元1沿鳍片2a端对端地形成，其中成对的相邻存储器单元可以共享共同的源极区3，并且相邻存储器单元对可以共享共同的漏极区4。栅极环绕鳍片2a，使得沟道区5包括鳍片2a的顶表面和相对的侧表面。例如，图1B为沿图1A的线a
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a的横截面视图，示出形成在三个相邻鳍片2a上的三个存储器单元的一部分。浮栅6环绕相应的鳍片2a，并且控制栅8环绕相应的浮栅6。控制栅8形成为延伸跨过多个鳍片2a的连续控制栅线。
[0006]为了擦除存储器单元1(即，从其浮栅6移除电子)，将高正电压施加于擦除栅9，致使浮栅6上的电子通过隔离层从浮栅6隧穿到擦除栅9。为了编程存储器单元1(即，将电子注入到其浮栅6上)，将正电压布置在选择栅7、控制栅8和源极区3中，由此从漏极区4到源极区3流动穿过沟道区5的电子被加速并且通过隔离层从沟道区5注入到浮栅6(即，热电子注入)。为了读取存储器单元，将正电压施加于选择栅7、控制栅8和漏极区4。如果浮栅6被擦除(无负电荷)，则电子将流动穿过沟道区5，这被感测为擦除状态。如果浮栅6用电子进行编程，则浮栅6上的负电荷将减少或阻止电子流动穿过沟道区5，这被感测为编程状态。
[0007]不同鳍片2a上相邻浮栅6之间的电容耦合可不利地影响存储器单元操作。在常规设备中，以两种方式避免了相邻鳍片上浮栅6之间的不期望的电容耦合。首先，鳍片2a间隔足够远，使得在相邻浮栅6之间存在足够的空间以抑制电容耦合。其次，控制栅8向下延伸并且在相邻浮栅6之间延伸，以进一步抑制任何可能的浮栅到浮栅电容耦合，如图1B所示。

技术实现思路

[0008]一种包括半导体衬底的存储器设备，该半导体衬底具有上表面，该上表面带有多个向上延伸的鳍片，其中鳍片中的每个鳍片包括终止于顶表面中的相对的侧表面，并且其中多个鳍片中的每个鳍片包括形成于其上的存储器单元，该存储器单元包括：在鳍片中的间隔开的源极区和漏极区，其中鳍片的沟道区沿鳍片的相对的侧表面和顶表面在源极区和漏极区之间延伸；沿沟道区的第一部分延伸的浮栅，其中浮栅环绕鳍片，使得浮栅沿鳍片的相对的侧表面和顶表面延伸并与鳍片的相对的侧表面和顶表面隔离；沿沟道区的第二部分延伸的字线栅，其中字线栅环绕鳍片，使得字线栅沿鳍片的相对的侧表面和顶表面延伸并与鳍片的相对的侧表面和顶表面隔离；设置在浮栅上方并与浮栅隔离的控制栅；以及设置在源极区上方并与源极区隔离的擦除栅。控制栅是第一连续条带的导电材料。多个鳍片中的第一鳍片、第二鳍片、第三鳍片和第四鳍片各自具有平行于第一方向的长度。第一鳍片和第二鳍片彼此相邻，并且以第一距离间隔开。第三鳍片和第四鳍片彼此相邻，并且以第二距离间隔开。第二鳍片和第三鳍片彼此相邻，并且以第三距离间隔开。第一连续条带的导电材料包括设置在第二鳍片和第三鳍片之间的部分，但是第一连续条带的导电材料中没有一个部分设置在第一鳍片和第二鳍片之间，并且第一连续条带的导电材料中没有一个部分设置在第三鳍片和第四鳍片之间。
[0009]一种形成存储器设备的方法，该方法包括形成多个从半导体衬底的上表面向上延伸的鳍片，其中鳍片中的每个鳍片包括终止于顶表面中的相对的侧表面；并且在多个鳍片中的每一个鳍片上形成存储器单元，其中在鳍片中的一个鳍片上形成每一存储器单元包括：形成在鳍片中的间隔开的源极区和漏极区，其中鳍片的沟道区沿鳍片的相对的侧表面和顶表面在源极区和漏极区之间延伸；形成浮栅，该浮栅沿沟道区的第一部分延伸，其中浮栅环绕鳍片，使得浮栅沿鳍片的相对的侧表面和顶表面延伸并与鳍片的相对的侧表面和顶表面隔离；形成字线栅，该字线栅沿沟道区的第二部分延伸，其中字线栅环绕鳍片，使得字线栅沿鳍片的相对的侧表面和顶表面延伸并与鳍片的相对的侧表面和顶表面隔离；形成控制栅，该控制栅设置在浮栅上方并与浮栅隔离；以及形成擦除栅，该擦除栅设置在源极区上方并与源极区隔离。控制栅是第一连续条带的导电材料。多个鳍片中的第一鳍片、第二鳍片、第三鳍片和第四鳍片各自具有平行于第一方向的长度。第一鳍片和第二鳍片彼此相邻，并且以第一距离间隔开。第三鳍片和第四鳍片彼此相邻，并且以第二距离间隔开。第二鳍片和第三鳍片彼此相邻，并且以第三距离间隔开。第一连续条带的导电材料包括设置在第二鳍片和第三鳍片之间的部分，但是第一连续条带的导电材料中没有一个部分设置在第一鳍片和第二鳍片之间，并且第一连续条带的导电材料中没有一个部分设置在第三鳍片和第四鳍片之间。
[0010]通过查看说明书、权利要求书和附图，本专利技术的其他目的和特征将变得显而易见。
附图说明
[0011]图1A至图1B为常规FinFET存储器单元的侧面剖视图。
[0012]图2A至图2O是示出形成本专利技术的存储器单元的步骤的透视图。
[0013]图3为一对存储器单元的侧面剖视图。
[0014]图4是沿图3中图4
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图4的线截取的半导体衬底的存储器单元区域中的存储器单元
的侧面剖视图。
[0015]图5是沿图3中图5
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图5的线截取的半导体衬底的存储器单元区域中的存储器单元的侧面剖视图。
[0016]图6是沿图3中图6
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图6的线截取的半导体衬底的存储器单元区域中的存储器单元的侧面剖视图。
[0017]图7至图8是半导体衬底的逻辑器件区域中的逻辑器件的侧面剖视图。
[0018]图9是浮栅和控制栅的侧面剖视图，以及用于两个相邻鳍片对FP
n
的鳍片间间距。
[0019]图10A至图10C为示出形成根据本专利技术的另选实施方案的存储器单元的步骤的透视图。
[0020]图11为根据本专利技术的另选实施方案的存储器单元的布局本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器设备，包括：半导体衬底，所述半导体衬底具有上表面，所述上表面带有多个向上延伸的鳍片，其中所述鳍片中的每个鳍片包括终止于顶表面中的相对的侧表面；所述多个鳍片中的每个鳍片包括形成于其上的存储器单元，所述存储器单元包括：源极区和漏极区，所述源极区和所述漏极区在所述鳍片中间隔开，其中所述鳍片的沟道区沿所述鳍片的所述相对的侧表面和所述顶表面在所述源极区和所述漏极区之间延伸，浮栅，所述浮栅沿所述沟道区的第一部分延伸，其中所述浮栅环绕所述鳍片，使得所述浮栅沿所述鳍片的所述相对的侧表面和所述顶表面延伸并与所述鳍片的所述相对的侧表面和所述顶表面隔离，字线栅，所述字线栅沿所述沟道区的第二部分延伸，其中所述字线栅环绕所述鳍片，使得所述字线栅沿所述鳍片的所述相对的侧表面和所述顶表面延伸并与所述鳍片的所述相对的侧表面和所述顶表面隔离，控制栅，所述控制栅设置在所述浮栅上方并与所述浮栅隔离，和擦除栅，所述擦除栅设置在所述源极区上方并与所述源极区隔离；其中：所述控制栅是第一连续条带的导电材料；所述多个鳍片中的第一鳍片、第二鳍片、第三鳍片和第四鳍片各自具有平行于第一方向的长度；所述第一鳍片和所述第二鳍片彼此相邻，并且以第一距离间隔开；所述第三鳍片和所述第四鳍片彼此相邻，并且以第二距离间隔开；所述第二鳍片和所述第三鳍片彼此相邻，并且以第三距离间隔开；并且所述第一连续条带的导电材料包括设置在所述第二鳍片和所述第三鳍片之间的部分，但是所述第一连续条带的导电材料中没有一个部分设置在所述第一鳍片和所述第二鳍片之间，并且所述第一连续条带的导电材料中没有一个部分设置在所述第三鳍片和所述第四鳍片之间。2.根据权利要求1所述的存储器设备，其中所述第一连续条带的导电材料的设置在所述第二鳍片和所述第三鳍片之间的所述部分设置在环绕所述第二鳍片的所述浮栅和环绕所述第三鳍片的所述浮栅之间。3.根据权利要求2所述的存储器设备，其中所述第一连续条带的导电材料中没有一个部分设置在环绕所述第一鳍片的所述浮栅和环绕所述第二鳍片的所述浮栅之间，并且其中所述第一连续条带的导电材料中没有一个部分设置在环绕所述第三鳍片的所述浮栅和环绕所述第四鳍片的所述浮栅之间。4.根据权利要求1所述的存储器设备，其中所述第三距离大于所述第一距离和所述第二距离。5.根据权利要求4所述的存储器设备，其中所述第一距离和所述第二距离彼此相等。6.根据权利要求1所述的存储器设备，其中所述擦除栅中的每个擦除栅环绕所述鳍片中的一个鳍片，使得所述擦除栅沿所述一个鳍片的所述相对的侧表面和所述顶表面延伸并与所述一个鳍片的所述相对的侧表面和所述顶表面隔离。7.根据权利要求1所述的存储器设备，进一步包括：
所述半导体衬底上表面的多个向上延伸的逻辑鳍片，其中所述逻辑鳍片中的每个逻辑鳍片包括终止于顶表面中的相对的侧表面；并且所述多个逻辑鳍片中的每个逻辑鳍片包括形成于其上的逻辑器件，所述逻辑器件包括：在所述逻辑鳍片中的间隔开的逻辑源极区和逻辑漏极区，其中所述逻辑鳍片的逻辑沟道区沿所述逻辑鳍片的所述相对的侧表面和所述顶表面在所述逻辑源极区和所述逻辑漏极区之间延伸，以及沿所述逻辑沟道区延伸的逻辑栅，其中所述逻辑栅环绕所述逻辑鳍片，使得所述逻辑栅沿所述逻辑鳍片的所述相对的侧表面和所述顶表面延伸并与所述逻辑鳍片的所述相对的侧表面和所述顶表面隔离。8.根据权利要求7所述的存储器设备，其中所述逻辑栅是第二连续条带的导电材料。9.根据权利要求1所述的存储器设备，进一步包括：所述半导体衬底上表面的向上延伸的源极鳍片，其中：所述源极鳍片包括终止于顶表面中的相对的侧表面，所述源极鳍片具有平行于与所述第一方向正交的第二方向的长度，所述源极鳍片与所述第一鳍片、所述第二鳍片、所述第三鳍片和所述第四鳍片相交，并且所述源极区中的每个源极区形成于所述源极鳍片和所述第一鳍片、所述第二鳍片、所述第三鳍片和所述第四鳍片中的一个鳍片的交点处。10.一种形成存储器...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：硅存储技术股份有限公司，
类型：发明
国别省市：