半导体装置及其形成方法制造方法及图纸

本公开提供一种半导体装置及其形成方法，该半导体装置包含三维存储器阵列与配置以将三维存储器阵列分为多个部分的多条共同源极线。多个部分中的每一部分是介于两条相邻的共同源极线之间且包含多个导电层和多个垂直通道，多个绝缘层使多个导电层彼此分离，多个垂直通道配置为正交地通过多个导电层与绝缘层，多个垂直通道中的每一垂直通道包含存储器串列。一或多个部分中的每一部分的顶部包含配置以将该部分分为多个独立单元的至少两个串列选择线切口，且通过多条串列选择线中的对应串列选择线可选择每一独立单元。列选择线可选择每一独立单元。列选择线可选择每一独立单元。

【技术实现步骤摘要】
半导体装置及其形成方法


[0001]本公开有关于半导体装置及其形成方法，特别有关于具有多个串列选择线切口的半导体装置及其形成方法。

技术介绍

[0002]存储装置，例如高密度与非门(NAND)快闪存储装置，可具有各种结构以增加芯片上的存储器与线的密度。例如，三维(three
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dimensional；3D)NAND结构由于其可于相似的占地面积(footprint)内堆栈多层以增加阵列密度而备受关注。随着堆栈的层愈多，元件之间的间距(pitch)增加、水平方向的元件数量亦随的降低，可能会限制三维结构的扩充性(scalability)。
[0003]公开内容
[0004]本公开描述用于具有多个串列选择线(string select line；SSL)切口的存储装置的方法、系统与技术，其可提升存储装置的效率(efficiency)。具有多个串列选择线切口的存储装置例如是具有介于两条相邻的共同源极线(common source lines；CSLs)之间的两个或多个串列选择线切口的存储装置。
[0005]实现于本公开的技术可在两条相邻的共同源极线之间形成两个或多个串列选择线切口，其可通过降低共同源极线的数量来获得更多的芯片面积以包含多个垂直通道(串列)。串列选择线切口可确保被每一串列选择线切口分开的相邻单元(例如，相邻区块或子区块)是独立的且彼此隔离(isolated)，从而可被独立地选择或操作。在本公开的技术可在形成字线之后或栅极取代之后形成串列选择线切口，其可解决在字线形成之前或栅极被取代之前形成串列选择线切口而导致的开放字线的问题(例如由于字线中残留绝缘材料)。
[0006]实现于本公开的技术可应用于各种存储器类型，例如单层单元(single
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level cell；SLC)装置、多层单元(multi
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level cell；MLC)装置(例如2层单元装置)、三层单元(triple
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level cell；TLC)装置或四层单元(quad
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level cell；QLC)装置。本公开的技术可应用于各维度的存储系统，例如三维存储系统。本公开的技术可应于各种类型的非易失性存储系统，例如掩模只读存储器(Mask Read
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Only Memory)、可编程只读存储器(Programmable Read
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Only Memory)、可擦除可编程只读存储器(Erasable Programmable Read
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Only Memory)、电子式可擦除可编程只读存储器(Electrically Erasable Programmable Read
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Only Memory)、以及快闪存储器(Flash Memory)。快闪存储器可包含NAND快闪存储器、NOR快闪存储器等等。另外地或替代地，本公开的技术可应用于各种类型的装置与系统，例如安全数字卡(secure digital cards；SD cards)、嵌入式多媒体卡(embedded multimedia cards；eMMC)或固态硬盘(solid
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state drives；SSDs)、嵌入式系统(embedded systems)、媒体播放器(media players)、行动装置(mobile devices)等等。
[0007]一或多个所公开实施方式的细节阐述于附图与以下文中。通过以下叙述、附图与权利要求书范围，本公开的其他特征、方面与益处将变得显而易见。
附图说明
[0008]图1A为包含存储装置的系统的示例的示意图；
[0009]图1B为包含存储器区块的存储器的示例的示意图；
[0010]图1C为二维(two
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dimensional；2D)存储器的示例性区块的示意图；
[0011]图1D为三维存储器的示例性区块的示意图；
[0012]图2A
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2B为具有多个串列选择线切口的示例性三维存储装置的示意图；
[0013]图3A
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3N为在三维存储结构中的相邻共同源极线之间形成多个串列选择线切口的方法的示意图；
[0014]图4为形成具有一或多个串列选择线切口的三维存储装置的方法的流程图；及
[0015]图5A
‑
5K为在三维存储结构中的相邻共同源极线之间形成多个串列选择线切口的另一方法的示意图。
[0016]各图式中相似的元件号与名称代表相似元件。应理解的是，图式中示出的各种示例性实施方式仅用以举例说明本专利技术，且不一定按比例绘制。
[0017]附图标记说明
[0018]100：系统
[0019]110：装置
[0020]112：装置控制器
[0021]113：处理器
[0022]114：内部存储器
[0023]116：存储器
[0024]118：区块
[0025]120：主机
[0026]140：区块
[0027]141，157，262，314，514：存储器
[0028]142，152：存储器页
[0029]143：串列选择晶体管
[0030]144，154：存储器串列
[0031]145：接地选择晶体管
[0032]146，156：串列选择线
[0033]148，158，216：接地选择线
[0034]149，159：共同源极线
[0035]150：存储器区块
[0036]200：存储装置
[0037]202：基板
[0038]203：共同导电层
[0039]204
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1，204
‑
2，342，546：共同源极线
[0040]205，319，519：部分
[0041]206，312，364，512：垂直通道
[0042]207：通孔
[0043]208：位线
[0044]210，210
‑
1，210
‑
2，210
‑
m，352，516：串列选择线切口
[0045]212
‑
1，212
‑
2，212
‑
3，212
‑
(m+1)，329，548：串列选择线
[0046]214，214
‑
0，214
‑
n：字线
[0047]218，316，336，521，542：绝缘层
[0048]230
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1，230
‑
2，230
‑
3，230
‑
(m+1)，348，518：单元
[0049]250，260，265，2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包含：一三维存储器阵列；以及多条共同源极线，装配以将该三维存储器阵列分为多个部分，该多个部分中的每一部分介于两条相邻共同源极线之间，该多个部分中的每一部分包含：多个导电层，多个绝缘层使该多个导电层彼此分离；及多个垂直通道，配置为正交地通过该多个导电层与这些绝缘层，该多个垂直通道中的每一垂直通道包含一存储器串列，其中该多个部分的一或多个部分中的每一该部分的一顶部包含配置以将该部分分为多个独立单元的至少两个串列选择线切口，且其中通过多条串列选择线的一对应串列选择线可选择该多个独立单元中的每一独立单元。2.根据权利要求1所述的半导体装置，其中对该一或多个部分中的每一该部分而言，该至少两个串列选择线切口中的每一该串列选择线切口被填入一绝缘材料且装配以使该部分的两个相邻的独立单元分开，其中该串列选择线切口的该绝缘材料占据该多个垂直通道的至少一垂直通道的一顶部。3.根据权利要求1所述的半导体装置，其中对该一或多个部分中的每一该部分而言，该至少两个串列选择线中的每一该串列选择线切口沿着一方向连续地延伸，且未被该部分中沿着该方向的一或多个该垂直通道所分离。4.根据权利要求1所述的半导体装置，其中对该一或多个部分中的每一该部分而言，该至少两个串列选择线中的每一该串列选择线切口延伸至该部分的该顶部的一深度但不超过一底绝缘层，该串列选择线切口配置为正交地通过该底绝缘层上的一或多个导电层。其中该底绝缘层下的一导电层中的多个存储器导电地连接且不被这些串列选择线切口分开。5.根据权利要求1所述的半导体装置，还包含在一基板上的一共同导电层，其中该多条共同源极线与该多个垂直通道导电地耦接至该基板上的该共同导电层。6.一种半导体装置，包含：一三维存储器阵列；以及多条共同源极线，配置以将该三维存储器阵列分为多个部分，该多个部分中的每一部分介于两条相邻的共同源极线之间，且该多个部分中的每一部分包含：多个导电层，多个绝缘层使该多个导电层彼此分离；及多个垂直通道，配置为正交地通过该多个导电层与这些绝缘层，该多个垂直通道中的每一垂直通道包含一存储器串列，其中...

【专利技术属性】
技术研发人员：廖廷丰，翁茂元，刘光文，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：