三维半导体器件以及包括三维半导体器件的电子系统技术方案

提供了三维半导体存储器件以及包括该三维半导体存储器件的电子系统。该器件包括：衬底；多个堆叠结构，各自包括交替地且重复地堆叠在衬底上的多个层间介电层和多个栅电极；多个竖直沟道结构，贯穿多个堆叠结构；以及分离结构，沿第一方向在多个堆叠结构之间延伸。分离结构包括：多个第一部分，各自具有沿第三方向延伸的柱形形状；以及多个第二部分，在多个层间介电层之间从多个第一部分的侧壁延伸，并在第一方向上将多个第一部分中的第一部分彼此连接。分离结构在与第一方向相交的第二方向上与竖直沟道结构间隔开。第三方向大体垂直于由第一方向和第二方向形成的平面。由第一方向和第二方向形成的平面。由第一方向和第二方向形成的平面。

【技术实现步骤摘要】
三维半导体器件以及包括三维半导体器件的电子系统
[0001]相关申请的交叉引用
[0002]本申请要求2021年5月6日向韩国知识产权局递交的韩国专利申请No.10
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2021
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0058682的优先权，其整体公开一并于此以作参考。


[0003]本专利技术构思的实施例涉及三维半导体存储器件以及包括该三维半导体存储器件的电子系统，并且更具体地，涉及包括竖直沟道结构的非易失性三维半导体存储器件、制造它的方法、以及包括它的电子系统。

技术介绍

[0004]能够存储大量数据的半导体器件可以用于需要数据存储的电子系统中。半导体器件已经高度集成以满足客户所期望的高性能和低制造成本的目标。典型的二维半导体器件或平面半导体器件的集成主要由单位存储单元占据的面积来确定，使得其可以受到用于形成精细图案的技术水平的很大影响。然而，用于提高图案精细度的工艺设备可能昂贵，并且可能对提高二维半导体器件或平面半导体器件的集成度设置了实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件，以增加集成密度。

技术实现思路

[0005]本专利技术构思的一些实施例可以提供可靠性和电特性得到改善的三维半导体存储器件及其简化制造方法。
[0006]本专利技术构思的一些实施例可以提供包括三维半导体存储器件的电子系统。
[0007]本专利技术构思的实施例不限于上述实施例，并且本领域技术人员将从以下描述清楚地理解本专利技术构思的其他实施例。
[0008]根据本专利技术构思的一些实施例，一种三维半导体存储器件可以包括：衬底；多个堆叠结构，各自包括交替地且重复地堆叠在所述衬底上的多个层间介电层和多个栅电极；多个竖直沟道结构，贯穿多个堆叠结构；以及分离结构，沿第一方向在多个堆叠结构之间延伸。分离结构可以包括：多个第一部分，各自具有沿第三方向延伸的柱形形状；以及多个第二部分，在多个层间介电层之间从多个第一部分的侧壁延伸，并在第一方向上将多个第一部分中的第一部分彼此连接。分离结构可以在第二方向上与多个竖直沟道结构间隔开。第二方向可以与第一方向相交，而第三方向可以大体垂直于由第一方向和第二方向形成的平面。
[0009]根据本专利技术构思的一些实施例，一种三维半导体存储器件可以包括：第一衬底，包括单元阵列区和接触区，接触区在第一方向上与单元阵列区相邻；外围电路结构，包括第一衬底上的多个外围晶体管；第二衬底，在所述外围电路结构上，所述第二衬底从所述单元阵列区朗向所述接触区延伸；多个堆叠结构，包括交替地且重复地堆叠在所述第二衬底上的多个层间介电层和多个栅电极；源极结构，在第二衬底与多个堆叠结构之间；平坦化介电
层，在多个堆叠结构上；多个竖直沟道结构，贯穿所述平坦化介电层、所述多个堆叠结构、以及所述源极结构，并与所述第二衬底物理接触；上介电层，在所述多个堆叠结构的顶面、所述平坦化介电层的顶面以及所述多个竖直沟道结构的顶面上；多个单元接触插塞，在接触区上，单元接触插塞贯穿上介电层和平坦化介电层，单元接触插塞与多个堆叠结构的多个栅电极物理接触；以及分离结构，在第一方向上延伸穿过多个堆叠结构。分离结构可以包括：多个第一部分，每个具有沿大体垂直于第二衬底的第二方向上延伸的柱状；以及多个第二部分，在多个层间介电层之间从多个第一部分的侧壁延伸，并在第一方向上将多个第一部分中的第一部分彼此连接。每个第二部分的侧壁可以具有形状像沿第一方向延伸的压花线的轮廓。
[0010]根据本专利技术构思的一些实施例，电子系统可以包括：三维半导体存储器件，包括：衬底，包括交替地且重复地堆叠在衬底上的多个层间介电层和多个栅电极的多个堆叠结构，贯穿多个堆叠结构的多个竖直沟道结构，沿第一方向延伸穿过多个堆叠结构的分离结构，在多个堆叠结构的顶面以及多个竖直沟道结构的顶面上的上介电层，以及在上介电层上的输入/输出焊盘；以及控制器，通过输入/输出焊盘与三维半导体存储器件电连接，并被配置为控制三维半导体存储器件。分离结构可以包括：多个第一部分，各自具有沿第三方向延伸的柱形形状；以及多个第二部分，在多个层间介电层之间从多个第一部分的侧壁延伸，并在第一方向上将多个第一部分中的第一部分彼此连接。分离结构可以在第二方向上与多个竖直沟道结构间隔开。第二方向可以与第一方向相交，而第三方向可以大体垂直于由第一方向和第二方向形成的平面。
附图说明
[0011]图1示出了简化框图，其示出了根据本专利技术构思的一些实施例的包括三维半导体存储器件的电子系统。
[0012]图2示出了简化透视图，其示出了根据本专利技术构思的一些实施例的包括三维半导体存储器件的电子系统。
[0013]图3和图4分别示出了沿图2的线I
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I
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和II
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II
′
截取的截面图，其示出了根据本专利技术构思的一些实施例的包括三维半导体存储器件的半导体封装。
[0014]图5A示出了平面图，其示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0015]图5B、图5C和图5D分别示出了沿图5A的线I
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I
′
、II
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II
′
和III
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III
′
截取的截面图，其示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0016]图6和图7示出了图5A所示的部分A的放大截面图，其部分地示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0017]图8示出了图5B所示的部分B的放大图，其部分地示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0018]图9A、图10A、图11A和图12A示出了平面图，其示出了根据本专利技术构思的一些实施例的制造三维半导体存储器件的方法。
[0019]图9B、图9C、图10B至图10D、图11B至图11D、图12B和图12C示出了沿图9A、图10A、图11A和图12A的线I
‑
I
′
、II
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II
′
和III
‑
III
′
截取的截面图，其示出了根据本专利技术构思的一些
实施例的制造三维半导体存储器件的方法。
[0020]图13示出了沿图5A的线II
‑
II
’
截取的截面图，其示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
[0021]图14示出了平面图，其示出了根据本专利技术构思的一些实施例的三维半导体存储器件。
具体实施方式
[0022]参考附图，下面将详细描述根据本专利技术构思的一些实施例的三维半导体存储器件、制造它的方法、以及包括它的电子系统。应当理解，虽然可以在本文使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将一个元件与另一元件区分开来。因此，例如，在不脱离本专利技术构思的教义的情况下，以下讨论的第一元本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器件，包括：衬底；多个堆叠结构，各自包括交替地且重复地堆叠在所述衬底上的多个层间介电层和多个栅电极；多个竖直沟道结构，贯穿所述多个堆叠结构；以及分离结构，在第一方向上在所述多个堆叠结构之间延伸，其中，所述分离结构包括：多个第一部分，各自具有沿第三方向延伸的柱形形状；以及多个第二部分，在所述多个层间介电层之间从所述多个第一部分的侧壁延伸，并在所述第一方向上将所述多个第一部分中的第一部分彼此连接，其中，所述分离结构在第二方向上与所述多个竖直沟道结构间隔开，所述第二方向与所述第一方向和所述第三方向相交，所述第三方向垂直于由所述第一方向和所述第二方向形成的平面。2.根据权利要求1所述的器件，其中，所述分离结构中包括的所述第一部分中的每一个的顶面具有圆形形状、椭圆形形状、四个角被倒圆的矩形、或半圆形与矩形的相对边组合的体育场形状。3.根据权利要求1所述的器件，其中，所述分离结构的第一部分沿所述第一方向布置，并在所述第一方向上彼此间隔开。4.根据权利要求1所述的器件，其中，所述分离结构中包括的第一部分中的每一个具有随着距所述衬底的距离的增大而增大的宽度。5.根据权利要求1所述的器件，其中，所述分离结构中包括的第一部分中的每一个的上部宽度大于所述分离结构中包括的第一部分中的每一个的下部宽度。6.根据权利要求1所述的器件，其中，所述分离结构中包括的第二部分中的每一个的侧壁具有沿所述第一方向延伸的形状像压花线的轮廓。7.根据权利要求1所述的器件，其中，所述第二部分中的每一个的侧壁与在所述第二方向上相邻的多个栅电极中的一个栅电极物理接触。8.根据权利要求1所述的器件，其中，从所述第一部分的侧壁延伸的所述多个第二部分中的每一个的长度在20nm至50nm的范围内。9.根据权利要求1所述的器件，其中，所述分离结构具有在所述分离结构的第一部分之间的凹陷。10.根据权利要求1所述的器件，其中，所述衬底包括单元阵列区和接触区，所述接触区在所述第一方向上与所述单元阵列区相邻，其中，所述器件还包括贯穿所述堆叠结构的多个单元接触插塞，其中，所述多个单元接触插塞的底面在比所述多个堆叠结构的底面的层级低的层级处。11.根据权利要求1所述的器件，其中，所述衬底包括单元阵列区和接触区，所述接触区在所述第一方向上与所述单元阵列区相邻，其中，所述分离结构包括在所述单元阵列区上的第一分离结构和在所述接触区上的第二分离结构，
所述第一分离结构包括：多个第一部分，各自具有沿所述第三方向延伸的柱形形状；以及多个第二部分，在所述多个层间介电层之间从所述多个第一部分的侧壁延伸，并在所述第一方向上将所述多个第一部分彼此连接，以及所述第二分离结构具有沿所述第一方向从所述第一分离结构延伸的板形形状。12.根据权利要求11所述的器件，其中：所述第二分离结构在所述第二方向上的宽度沿所述第一方向是恒定的，并且所述第二分离结构的侧壁具有平行于所述第一方向的线形轮廓。13.根据权利要求1所述的器件，其中，所述分离结构设置为多个，其中，所述多个分离结构在所述第二方向上彼此间隔开。14.根据权利要求1所述的器件，其中，所述分离结构包括与所述堆叠结构中包括的层间介电层的介电材料相同的介...

【专利技术属性】
技术研发人员：卢英智，朴正桓，郑光泳，柳孝俊，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：