半导体结构及其制备方法以及组合掩膜版技术

本申请实施例提供一种半导体结构及其制备方法、组合掩膜版以及存储器，其中，所述半导体结构的制备方法包括：提供堆叠结构；在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的第二图案转移材料层以及至少一个连续的第一开口，一部分所述第一开口贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层，剩余的所述第一开口贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构；利用所述掩膜层对所述堆叠结构进行蚀刻，形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽包括至少两个间断的子沟槽。子沟槽。子沟槽。

【技术实现步骤摘要】
半导体结构及其制备方法以及组合掩膜版


[0001]本申请实施例涉及半导体
，特别涉及一种半导体结构及其制备方法以及组合掩膜版。

技术介绍

[0002]随着半导体制备工艺的特征尺寸越来越小，3D存储器(例如，3D NAND存储器)持续按比例缩小更多的膜层以提高集成度。
[0003]在3D存储器的制备方法中，采用图案化工艺形成3D存储器的沟道孔、栅线隙(GLS，Gate Line Slit)、字线、位线等的结构特征。在图案化工艺中，采用光刻工艺将掩模版图案转移至掩膜中，由于光学系统的衍射效应，掩模版图案与掩膜图案存在着差异。在掩模版图案的设计中可以进行光学邻近效应修正(OPC，Optical Proximity Correction)，但仍然无法做成与设计图案一致的掩膜图案；且随着膜层数量增加，孔、隙等的蚀刻深度相应地增加，由于蚀刻过程中掩膜的保型性能力有限，形成的孔、隙等会随深度逐渐变尖直至不可控，导致应力和其他因素而造成不稳定结构的风险以及特征尺寸的偏差等。
[0004]期望进一步改进3D存储器的图案化方法，提高掩膜的保型性能力以及优化结构特征的形状，从而提高3D存储器件的存储密度和可靠性。

技术实现思路

[0005]有鉴于此，本申请实施例提供一种半导体结构及其制备方法以及组合掩膜版。
[0006]根据本申请实施例的第一方面，提供一种半导体结构，所述半导体结构包括：
[0007]堆叠结构；以及
[0008]第一沟槽，贯穿所述堆叠结构，包括至少两个间断开的子沟槽；每一所述子沟槽靠近间断处的一端的顶部轮廓形状为矩形。
[0009]在一些实施例中，每一所述子沟槽靠近间断处的一端的底部轮廓形状为圆角矩形。
[0010]在一些实施例中所述半导体结构包括存储器，所述第一沟槽用于形成所述存储器的栅线隙结构。
[0011]在一些实施例中，所述半导体结构还包括：贯穿所述堆叠结构的沟道结构以及至少两个第二沟槽；所述第二沟槽在平行于所述第一沟槽的延伸方向上连续设置，在垂直于所述第一沟槽的延伸方向上位于所述第一沟槽的外侧，所述第二沟槽用于形成所述存储器的栅线隙结构。
[0012]在一些实施例中，所述半导体结构还包括位于所述第一沟槽和所述第二沟槽中的填充材料。
[0013]在一些实施例中，所述第一沟槽的深宽比大于10:1。
[0014]根据本申请实施例的第二方面，提供一种组合掩膜版，所述组合掩膜版包括第一掩膜版和第二掩膜版；
[0015]所述第一掩膜版包括第一基板以及位于所述第一基板上的具有方形轮廓的第一图案；
[0016]所述第二掩膜版包括第二基板以及位于所述第二基板上的具有缝隙轮廓的第二图案；所述具有方形轮廓的第一图案在所述堆叠结构顶面的正投影将所述具有缝隙轮廓的第二图案在所述堆叠结构顶面的正投影截断为至少两个部分。
[0017]在一些实施例中，所述第二掩膜版包括多个平行设置的具有缝隙轮廓的第二图案；所述具有方形轮廓的第一图案在所述堆叠结构顶面的正投影将位于中间位置处的部分具有缝隙轮廓的第二图案在所述堆叠结构顶面的正投影截断为至少两个部分。
[0018]根据本申请实施例的第三方面，提供一种半导体结构的制备方法，所述制备方法包括：
[0019]提供堆叠结构；
[0020]在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的第二图案转移材料层以及至少一个连续的第一开口，一部分所述第一开口贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层，剩余的所述第一开口贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构；
[0021]利用所述掩膜层对所述堆叠结构进行蚀刻，形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽包括至少两个间断的子沟槽。
[0022]在一些实施例中，在所述堆叠结构上形成掩膜层，包括：
[0023]在所述堆叠结构上形成所述硬掩膜层；
[0024]在所述硬掩膜层中形成所述第一图案转移层；
[0025]在所述硬掩膜层上形成所述第二图案转移层，所述第二图案转移层至少具有一个连续的第二开口，所述第一图案转移层在预设平面的正投影将所述第二图案转移层中第二开口在所述预设平面的正投影截断为至少两个子开口，所述预设平面与所述堆叠结构和所述硬掩膜层层叠的方向垂直；
[0026]利用所述第一图案转移层和所述第二图案转移层作为掩膜蚀刻所述硬掩膜层，形成所述第一开口。
[0027]在一些实施例中，所述硬掩膜层包括第一子硬掩膜层和第二子硬掩膜层；在所述硬掩膜层中形成第一图案转移层，包括：
[0028]在所述堆叠结构上形成所述第一子硬掩膜层；
[0029]在所述第一子硬掩膜层中形成第三开口，所述第三开口的底部高于所述第一子硬掩膜层的底部；
[0030]在所述第三开口中填充光致抗蚀剂，形成所述第一图案转移层；
[0031]形成覆盖所述第一子硬掩膜层和所述第一图案转移层的所述第二子硬掩膜层。
[0032]在一些实施例中，所述第三开口沿预设方向的尺寸大于所述第二开口沿所述预设方向的尺寸，所述预设方向与所述第二开口的延伸方向垂直。
[0033]在一些实施例中，所述半导体结构还包括贯穿所述堆叠结构的沟道结构以及至少两个第二沟槽；其中，所述第二沟槽在所述第一沟槽的延伸方向上连续，在垂直于所述第一沟槽的延伸方向上位于所述第一沟槽的外侧。
[0034]本申请实施例提出了一种半导体结构及其制备方法组合掩膜版以及存储器，其中，所述半导体结构的制备方法包括：提供堆叠结构；在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的第二图案转移材料层以及至少一个连续的第一开口，一部分所述第一开口贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层，剩余的所述第一开口贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构；利用所述掩膜层对所述堆叠结构进行蚀刻，形成第一沟槽，所述第一沟槽包括至少两个间断的子沟槽。本申请各实施例中，通过分别形成第一图案转移层和第二图案转移层，并且利用二者组合而形成包含不同贯穿深度的第一开口的掩膜层，该掩膜层不需要对掩模版图案进行OPC，仍然可以形成与设计图案一致的掩膜图案，同时，由于第一图案转移层和第二图案转移材料层分别在两次光刻工艺中形成，提高了光刻工艺的工艺窗口；这样，不仅可以提高光刻工艺的工艺窗口，还可以提高掩膜的保型性能力以及优化结构特征的形状，从而提高3D存储器件的存储密度和可靠性。
附图说明
[0035]图1a为本申请实施例中提供的一种掩膜图案的俯视示意图；
[0036]图1b为图1a中提供的掩膜图案蚀刻形成的半导体结构的顶部轮廓形状的俯视示意图；
[0037]图1c为图1a中提供的掩膜图案蚀刻形成的半导体结构的底部轮廓形状的俯视示意图；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，所述半导体结构包括：堆叠结构；以及第一沟槽，贯穿所述堆叠结构，包括至少两个间断开的子沟槽；每一所述子沟槽靠近间断处的一端的顶部轮廓形状为矩形。2.根据权利要求1所述的半导体结构，其特征在于，每一所述子沟槽靠近间断处的一端的底部轮廓形状为圆角矩形。3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括存储器，所述第一沟槽用于形成所述存储器的栅线隙(GLS)结构。4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：贯穿所述堆叠结构的沟道结构以及至少两个第二沟槽；所述第二沟槽在平行于所述第一沟槽的延伸方向上连续设置，在垂直于所述第一沟槽的延伸方向上位于所述第一沟槽的外侧，所述第二沟槽用于形成所述存储器的栅线隙(GLS)结构。5.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括位于所述第一沟槽和所述第二沟槽中的填充材料。6.根据权利要求1所述的半导体结构，其特征在于，所述第一沟槽的深宽比大于10:1。7.一种组合掩膜版，其特征在于，所述组合掩膜版包括第一掩膜版和第二掩膜版；所述第一掩膜版包括第一基板以及位于所述第一基板上的具有方形轮廓的第一图案；所述第二掩膜版包括第二基板以及位于所述第二基板上的具有缝隙轮廓的第二图案；所述具有方形轮廓的第一图案在所述堆叠结构顶面的正投影将所述具有缝隙轮廓的第二图案在所述堆叠结构顶面的正投影截断为至少两个部分。8.根据权利要求7所述组合掩膜版，其特征在于，所述第二掩膜版包括多个平行设置的具有缝隙轮廓的第二图案；所述具有方形轮廓的第一图案在所述堆叠结构顶面的正投影将位于中间位置处的部分具有缝隙轮廓的第二图案在所述堆叠结构顶面的正投影截断为至少两个部分。9.一种半导体结构的制备方法，其特征在于，所述制备方法包括：提供堆叠结构；在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的...

【专利技术属性】
技术研发人员：陆聪，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：