一种半导体器件及其制作方法技术

本发明专利技术提供一种半导体器件及其制作方法，该器件包括第一、第二电压走线及多条虚设走线，其中，第一电压走线作为高压走线，第二电压走线作为低压走线，第一、第二电压走线位于同一直线上，多条虚设走线分布于第一、第二电压走线的两侧，且任意一条与第一、第二电压走线相邻的虚设走线仅与第一、第二电压走线其中之一在第二方向上有相对部分，或与第一、第二电压走线在第二方向上均没有相对部分。本发明专利技术通过改进走线的布局，使得紧邻高压、低压走线的虚设走线不同时面对高压、低压走线，从而可以在不增加走线间距的情况下有效提高高压/低压走线与虚设走线之间的线对线击穿电压，不仅可以有效控制芯片面积，且不会影响原本的高压、低压走线。低压走线。低压走线。

【技术实现步骤摘要】
一种半导体器件及其制作方法
[0001]本申请是针对申请日为2019年09月03日，申请号为201910826314.X，专利技术名称为一种三维存储器件及其制作方法的专利申请提出的分案申请。


[0002]本专利技术属于半导体集成电路领域，涉及一种半导体器件及其制作方法。

技术介绍

[0003]在三维逻辑与非闪存(3D NAND)技术中，互补金属氧化物半导体页面缓冲电路(CMOS Page Buffer circuit)中高压金属氧化物半导体(HV MOS)上层的金属走线，除了高压金属线(HV Metal Line)HV和低压金属线(LV Metal Line)，其他都是很长的浮置虚设走线(Floating Dummy)，而这些浮置虚设走线受高压金属线的耦合效应(coupling effect)影响，易造成高压/虚设走线(HV/Dummy)两根金属线之间，或者是虚设走线/低压(Dummy/LV)两根金属线之间的线对线击穿电压(Vbd)降低，从而带来时间依赖性电介质击穿(TDDB)的问题。
[0004]当前的解决方案主要是增大走线之间的间距，但随着3D NAND技术层数越来越多，器件后段走线数量大幅度增加，增大间距已不再可能。
[0005]因此，如何设计一种新的三维存储器件及其制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种三维存储器件及其制作方法，用于解决现有技术中浮置虚设走线因受高压金属线的耦合效应影响导致线对线击穿电压(Vbd)降低，从而带来时间依赖性电介质击穿(TDDB)的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种三维存储器件，包括：
[0008]第一电压走线，所述第一电压走线沿第一方向延伸；
[0009]第二电压走线，与所述第一电压走线位于同一直线上，且所述第二电压走线的电压低于所述第一电压走线的电压；
[0010]多条虚设走线，分布于所述第一电压走线与所述第二电压走线的两侧，其中，任意一条与所述第一电压走线及所述第二电压走线相邻的所述虚设走线仅与所述第一电压走线及所述第二电压走线其中之一在第二方向上有相对部分，或与所述第一电压走线及所述第二电压走线在第二方向上均没有相对部分，所述第二方向与所述第一方向垂直。
[0011]可选地，多条所述虚设走线包括与所述第一电压走线及所述第二电压走线相邻的第一虚设走线、第二虚设走线、第三虚设走线及第四虚设走线，所述第一虚设走线与所述第二虚设走线位于同一直线上，所述第三虚设走线与所述第四虚设走线位于同一直线上，所述第一虚设走线与所述第三虚设走线分别位于所述第一电压走线的相对两侧并与所述第一电压走线在所述第二方向上有相对部分，所述第二虚设走线与所述第四虚设走线分别位
于所述第二电压走线的相对两侧并与所述第二电压走线在所述第二方向上有相对部分。
[0012]可选地，所述三维存储器件还包括至少一中心虚设走线，所述中心虚设走线与所述第一电压走线及所述第二电压走线位于同一直线上，并位于所述第一电压走线与所述第二电压走线之间。
[0013]可选地，所述第一虚设走线、所述第二虚设走线、所述第三虚设走线及所述第四虚设走线均与所述中心虚设走线在所述第二方向上有相对部分。
[0014]可选地，多条所述虚设走线还包括第五虚设走线，所述第五虚设走线与所述第三虚设走线及所述第四虚设走线位于同一直线上，且所述第五虚设走线位于所述第三虚设走线与所述第四虚设走线之间。
[0015]可选地，所述第一虚设走线及所述第四虚设走线均与所述中心虚设走线在所述第二方向上没有相对部分，所述第二虚设走线及所述第三虚设走线均与所述中心虚设走线在所述第二方向上有相对部分。
[0016]可选地，多条所述虚设走线还包括第五虚设走线，所述第五虚设走线与所述第三虚设走线及所述第四虚设走线位于同一直线上，且所述第五虚设走线位于所述第三虚设走线与所述第四虚设走线之间。
[0017]可选地，所述三维存储器件中设有页面缓冲高压NMOS晶体管，所述晶体管的漏极通过第一接触部连接于所述第一电压走线下方，所述晶体管的源极通过第二接触部连接于所述第二电压走线下方。
[0018]可选地，所述第一电压走线的电压大于或等于20V，所述第二电压走线的电压小于或等于10V。
[0019]可选地，所述三维存储器件还包括第三电压走线，所述第三电压走线的电压等于所述第二电压走线的电压，所述第三电压走线与所述第二电压走线平行，且所述第三电压走线与所述第二电压走线之间通过至少一所述虚设走线间隔。
[0020]可选地，所述第三电压走线与所述第二电压走线通过至少一所述虚设走线及至少两个连接部连接，且至少一所述连接部的两侧分别与所述第二电压走线及一所述虚设走线连接，至少一所述连接部的两侧分别与一所述虚设走线及所述第三电压走线连接。
[0021]本专利技术还提供一种三维存储器件的制作方法，包括以下步骤：
[0022]提供一衬底；
[0023]形成走线层于所述衬底上方，所述走线层包括第一电压走线、第二电压走线及多条虚设走线，其中，所述第二电压走线与所述第一电压走线位于同一直线上，且所述第二电压走线的电压低于所述第一电压走线的电压，多条所述虚设走线分布于所述第一电压走线与所述第二电压走线的两侧，且任意一条与所述第一电压走线及所述第二电压走线相邻的所述虚设走线仅与所述第一电压走线及所述第二电压走线其中之一在第二方向上有相对部分，或与所述第一电压走线及所述第二电压走线在第二方向上均没有相对部分，所述第二方向与所述第一方向垂直。
[0024]可选地，通过形成导电层于所述衬底上方，并将所述导电层图形化，得到所述走线层。
[0025]可选地，通过形成具有开口图形的掩膜层于所述衬底上方，并形成导电材料于所述开口图形中，得到所述走线层。
[0026]可选地，多条所述虚设走线包括与所述第一电压走线及所述第二电压走线相邻的第一虚设走线、第二虚设走线、第三虚设走线及第四虚设走线，所述第一虚设走线与所述第二虚设走线位于同一直线上，所述第三虚设走线与所述第四虚设走线位于同一直线上，所述第一虚设走线与所述第三虚设走线分别位于所述第一电压走线的相对两侧并与所述第一电压走线在所述第二方向上有相对部分，所述第二虚设走线与所述第四虚设走线分别位于所述第二电压走线的相对两侧并与所述第二电压走线在所述第二方向上有相对部分。
[0027]可选地，所述三维存储器件还包括至少一中心虚设走线，所述中心虚设走线与所述第一电压走线及所述第二电压走线位于同一直线上，并位于所述第一电压走线与所述第二电压走线之间。
[0028]可选地，所述第一虚设走线、所述第二虚设走线、所述第三虚设走线及所述第四虚设走线均与所述中心虚设走线在所述第二方向上有相对部分。
[0029]可选地，多条所述虚设走线还包括第五虚设走线，所述第五虚设走线与所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：第一电压走线，所述第一电压走线沿第一方向延伸；第二电压走线，与所述第一电压走线位于同一直线上，且所述第二电压走线的电压低于所述第一电压走线的电压；多条虚设走线，分布于所述第一电压走线与所述第二电压走线的两侧并沿所述第一方向延伸，其中，任意一条与所述第一电压走线或所述第二电压走线相邻的所述虚设走线满足第一条件及第二条件中的任意一种，所述第一条件为所述虚设走线仅与所述第一电压走线及所述第二电压走线其中之一在第二方向上有相对部分，所述第二条件为所述虚设走线与所述第一电压走线及所述第二电压走线在第二方向上均没有相对部分，所述第二方向与所述第一方向垂直；其中，所述三维存储器件中设有页面缓冲高压NMOS晶体管，所述晶体管的漏极通过第一接触部连接于所述第一电压走线下方，所述晶体管的源极通过第二接触部连接于所述第二电压走线下方。2.根据权利要求1所述的半导体器件，其特征在于：多条所述虚设走线包括与所述第一电压走线及所述第二电压走线相邻的第一虚设走线、第二虚设走线、第三虚设走线及第四虚设走线，所述第一虚设走线与所述第二虚设走线位于同一直线上，所述第三虚设走线与所述第四虚设走线位于同一直线上，所述第一虚设走线与所述第三虚设走线分别位于所述第一电压走线的相对两侧并与所述第一电压走线在所述第二方向上有相对部分，所述第二虚设走线与所述第四虚设走线分别位于所述第二电压走线的相对两侧并与所述第二电压走线在所述第二方向上有相对部分。3.根据权利要求2所述的半导体器件，其特征在于：所述第一虚设走线、所述第二虚设走线、所述第三虚设走线及所述第四虚设走线均与所述中心虚设走线在所述第二方向上有相对部分。4.根据权利要求3所述的半导体器件，其特征在于：多条所述虚设走线还包括第五虚设走线，所述第五虚设走线与所述第三虚设走线及所述第四虚设走线位于同一直线上，且所述第五虚设走线位于所述第三虚设走线与所述第四虚设走线之间。5.根据权利要求2所述的半导体器件，其特征在于：所述第一虚设走线及所述第四虚设走线均与所述中心虚设走线在所述第二方向上没有相对部分，所述第二虚设走线及所述第三虚设走线均与所述中心虚设走线在所述第二方向上有相对部分。6.根据权利要求5所述的半导体器件，其特征在于：多条所述虚设走线还包括第五虚设走线，所述第五虚设走线与所述第三虚设走线及所述第四虚设走线位于同一直线上，且所述第五虚设走线位于所述第三虚设走线与所述第四虚设走线之间。7.根据权利要求1所述的半导体器件，其特征在于：所述三维存储器件还包括至少一中心虚设走线，所述中心虚设走线与所述第一电压走线及所述第二电压走线位于同一直线上，并位于所述第一电压走线与所述第二电压走线之间。8.根据权利要求1所述的半导体器件，其特征在于：所述第一电压走线的电压大于或等于20V，所述第二电压走线的电压小于或等于10V。9.根据权利要求1所述的半导体器件，其特征在于：所述三维存储器件还包括第三电压走线，所述第三电压走线的电压等于所述第二电压走线的电压，所述第三电压走线与所述
第二电压走线平行，且所述第三电压走线与所述第二电压走线之间通过至少一所述虚设走线间隔。10.根据权利要求9所述的半导体器件，其特征在于：所述第三电压走线与所述第二电压走线通过至少一所述虚设走线及至少两个连接部连接，且至少一所述连接部的两侧分别与所述第二电压走线及一所述虚设走线连接...

【专利技术属性】
技术研发人员：甘程，刘威，陈顺福，陈亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：