半导体器件及其制作方法技术

本发明专利技术提供了一种半导体器件及其制作方法，包括：提供一基底，所述基底上形成有介质层；形成第一开口，所述第一开口贯穿所述介质层且暴露出所述基底；形成保护层，所述保护层至少覆盖所述第一开口的侧壁与所述介质层的表面，并执行一热处理工艺致密化所述保护层；以致密化的所述保护层为掩膜刻蚀所述第一开口下的所述基底形成第二开口，所述第一开口侧壁与所述介质层表面仍保留部分厚度的所述保护层。所述第一开口和所述第二开口构成硅通孔。本发明专利技术形成第二开口时，由于第一开口的侧壁形成保护层，避免了位于第一开口侧壁的介质层在形成第二开口的刻蚀工艺中被刻蚀损伤，减少侧壁的粗糙度；同时保护层也起到保护缓冲作用，使得硅通孔刻蚀后的侧壁均匀光滑，提高了半导体器件的性能。半导体器件的性能。半导体器件的性能。

【技术实现步骤摘要】
半导体器件及其制作方法


[0001]本专利技术属于集成电路制造
，具体涉及一种半导体器件及其制作方法。

技术介绍

[0002]硅通孔(TSV，Through Silicon Via)是通过在芯片与芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度更大、外形更小，并且大大改善芯片速度和功耗的性能。
[0003]TSV制程的集成方式很多，但是都面临一个相同的难题，TSV制程需要打通(贯穿)不同的材料层，例如包括硅层、IC中各种绝缘层或导电层。TSV技术需满足轮廓控制，随着TSV尺寸的减小，硅通孔的侧壁粗糙度需要控制的很小。实际工艺中，晶圆中的Low
‑
k(低介电常数)材料的金属间电介质(IMD,Inter
‑
Metal Dielectric)层在硅通孔刻蚀过程中很容易被刻蚀损伤，进而影响半导体器件的性能。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制作方法，避免硅通孔刻蚀过程中的损伤，减少硅通孔侧壁的粗糙度，提高了半导体器件的性能和良品率。
[0005]本专利技术提供一种半导体器件的制作方法，包括：
[0006]提供一基底，所述基底上形成有介质层；
[0007]形成第一开口，所述第一开口贯穿所述介质层且暴露出所述基底；
[0008]形成保护层，所述保护层至少覆盖所述第一开口的侧壁与所述介质层的表面，并执行一热处理工艺致密化所述保护层；
[0009]以致密化的所述保护层为掩膜刻蚀所述第一开口下的所述基底形成第二开口，所述第一开口侧壁与所述介质层表面仍保留部分厚度的所述保护层。
[0010]进一步的，所述介质层中嵌设有金属层，所述保留的部分厚度所述保护层与与所述金属层接触且覆盖所述金属层。
[0011]进一步的，所述保护层的材质包括：SiO2、SiON、SiBCN、SiCN中的至少一种。
[0012]进一步的，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护层。
[0013]进一步的，采用所述原子层沉积工艺中，通过重复执行交替给反应室提供硅源气体和氧源气体的循环形成所述保护层，所述硅源气体选自氯化硅化合物，所述氧源气体选自水或过氧化氢。
[0014]进一步的，所述基底与所述介质层之间，和/或所述介质层的表面形成有导电薄膜层，形成所述第一开口时，所述第一开口还贯穿所述导电薄膜层。
[0015]进一步的，所述导电薄膜层包括低k介质层与金属层依次交替层叠的堆叠结构，所述低k介质层的介电系数小于等于3.5。
[0016]进一步的，所述低k介质层包括氮化硅层、氧化硅层、氮掺杂的碳化硅层、碳掺杂的
氧化硅以及聚酰亚胺膜中的至少一种。
[0017]进一步的，形成所述第二开口之后，还包括：
[0018]形成互连层，所述互连层填充所述第一开口与所述第二开口以形成硅通孔；所述互连层的材质包括铝、铜、钨以及钴中的至少一种。
[0019]本专利技术还提供一种半导体器件，包括：
[0020]基底，所述基底上形成有介质层，所述介质层中嵌设有金属层；
[0021]第一开口，所述第一开口贯穿所述介质层；
[0022]致密化的保护层，所述致密化的保护层至少覆盖所述第一开口的侧壁与所述介质层的表面，并与所述金属层接触且覆盖所述金属层；
[0023]第二开口，位于所述第一开口正下方的所述基底内，所述第二开口为在所述基底的厚度方向上将所述第一开口顺沿至所述基底内部；
[0024]互连层，所述互连层填充所述第一开口与所述第二开口以形成硅通孔，其中，在所述第一开口所在处的所述互连层与所述介质层之间形成有所述致密化的保护层。
[0025]与现有技术相比，本专利技术具有如下有益效果：
[0026]本专利技术提供了一种半导体器件及其制作方法，包括：提供一基底，所述基底上形成有介质层；形成第一开口，所述第一开口贯穿所述介质层且暴露出所述基底；形成保护层，所述保护层至少覆盖所述第一开口的侧壁与所述介质层的表面，并执行一热处理工艺致密化所述保护层；以致密化的所述保护层为掩膜刻蚀所述第一开口下的所述基底形成第二开口，所述第一开口侧壁与所述介质层表面仍保留部分厚度的所述保护层。所述第一开口和所述第二开口构成硅通孔。本专利技术形成第二开口时，由于第一开口的侧壁形成保护层，避免了位于第一开口侧壁的介质层在形成第二开口的刻蚀工艺中被刻蚀损伤，减少侧壁的粗糙度；同时保护层也起到保护缓冲作用，使得硅通孔刻蚀后的侧壁均匀光滑，提高了半导体器件的性能。
附图说明
[0027]图1为本专利技术实施例的半导体器件的制作方法流程示意图。
[0028]图2为本专利技术实施例的半导体器件的制作方法中提供基底后的示意图。
[0029]图3为本专利技术实施例的半导体器件的制作方法中形成第一开口后的示意图。
[0030]图4为本专利技术实施例的半导体器件的制作方法中形成保护层后的示意图。
[0031]图5为本专利技术实施例的半导体器件的制作方法中形成第二开口后的示意图。
[0032]图6为本专利技术实施例的半导体器件的制作方法中形成互连层后的示意图。
[0033]图7为一种半导体器件的制作方法中介质层在硅通孔刻蚀中被损伤的示意图。
[0034]图8为本专利技术实施例的半导体器件的制作方法中有保护层避免介质层损伤的示意图。
[0035]其中，附图标记如下：
[0036]10
‑
基底；A
‑
导电薄膜层；11
‑
介质层；12
‑
金属层；13
‑
保护层；14
‑
互连层；V1‑
第一开口；V2‑
第二开口。
具体实施方式
[0037]基于上述研究，本专利技术实施例提供了一种半导体器件及其制作方法。以下结合附图和具体实施例对本专利技术进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0038]为了便于描述，本申请一些实施例可以使用诸如“在
…
上方”、“在
…
之下”、“顶部”、“下方”等空间相对术语，以描述如实施例各附图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。应当理解的是，除了附图中描述的方位之外，空间相对术语还旨在包括装置在使用或操作中的不同方位。例如若附图中的装置被翻转，则被描述为在其它元件或部件“下方”或“之下”的元件或部件，随后将被定位为在其它元件或部件“上方”或“之上”。下文中的术语“第一”、“第二”、等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。
[0039]本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供一基底，所述基底上形成有介质层；形成第一开口，所述第一开口贯穿所述介质层且暴露出所述基底；形成保护层，所述保护层至少覆盖所述第一开口的侧壁与所述介质层的表面，并执行一热处理工艺致密化所述保护层；以致密化的所述保护层为掩膜刻蚀所述第一开口下的所述基底形成第二开口，所述第一开口侧壁与所述介质层表面仍保留部分厚度的所述保护层。2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述介质层中嵌设有金属层，所述保留的部分厚度所述保护层与与所述金属层接触且覆盖所述金属层。3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述保护层的材质包括：SiO2、SiON、SiBCN、SiCN中的至少一种。4.如权利要求1所述的半导体器件的制作方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护层。5.如权利要求4所述的半导体器件的制作方法，其特征在于，采用所述原子层沉积工艺中，通过重复执行交替给反应室提供硅源气体和氧源气体的循环形成所述保护层，所述硅源气体选自氯化硅化合物，所述氧源气体选自水或过氧化氢。6.如权利要求1所述的半导体器件的制作方法，其特征在于，所述基底与所述介质层之间，和/或所述介质层的表面形成有导电薄膜层，形...

【专利技术属性】
技术研发人员：谭学聘，叶国梁，盛备备，杨道虹，孙鹏，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：