减低互连介电阻挡堆叠中陷阱引发的电容的方法技术

本公开内容提供一种在基板上形成的互连及在基板上形成互连的方法。在一个实施方式中，在基板上形成互连的方法包括以下步骤：将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，及将蚀刻停止层沉积在过渡层上，其中该过渡层与该阻挡层共有共同元素，且其中该过渡层与该蚀刻停止层共有共同元素。与该蚀刻停止层共有共同元素。与该蚀刻停止层共有共同元素。

【技术实现步骤摘要】
减低互连介电阻挡堆叠中陷阱引发的电容的方法
[0001]本申请是申请日为2016年6月28日、申请号为201680044373.6、专利技术名称为“减低互连介电阻挡堆叠中陷阱引发的电容的方法”的专利技术专利申请的分案申请。


[0002]本公开内容的实施方式一般地涉及在基板上形成互连的方法，且尤其是，涉及以互连的层之间经改善的键形成互连。

技术介绍

[0003]可靠地生产次半微米和更小的特征是对于下一代超大型集成电路(VLSI) 和特大型集成电路(ULSI)半导体器件的关键技术挑战之一。然而，随着电路技术的限制被推动，VLSI和ULSI技术的尺寸缩小已在处理能力上有额外的需求。在基板上可靠地形成栅极结构对于VLSI和ULSI的成功是重要的且对持续努力增加电路密度和单个基板和裸片(die)的品质是重要的。
[0004]随着电路密度为下一代器件而增加，互连的宽度，诸如通孔、沟槽、接触件、栅极结构和其它特征及它们之间的介电材料之类的宽度，减小到45nm和 32nm的尺寸，然而随着这些特征的深宽比增加的结果，介电层的厚度实质上保持恒定。为了能够制造下一代器件和结构，半导体晶片的三维(3D)堆叠常常用于改进晶体管的性能。通过以三维方式布置晶体管，而不是以传统的二维方式，多个晶体管可彼此非常接近地放置在集成电路(IC)中。半导体晶片的三维(3D)堆叠减少线长度并保持低配线延迟。在制造三维(3D)堆叠的半导体晶片中，阶梯状结构通常用于允许多个互连结构设置于其上，而形成高密度的垂直晶体管器件。
[0005]因此，对于用于形成互连以继续降低制造成本、存储器单元尺寸及集成电路的功率消耗的方法是有需求的。

技术实现思路

[0006]在一个实施方式中，本文公开在基板上形成互连的方法。该方法包括将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，及将蚀刻停止层沉积在过渡层上，其中该过渡层与该阻挡层共有共同元素，且其中该过渡层与该蚀刻停止层共有共同元素。
[0007]在另一个实施方式中，本文公开在基板上形成互连的方法。该方法包括将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，将蚀刻停止层沉积在过渡层上，及处理阻挡层和过渡层之间的界面，使得阻挡层和过渡层共有共同元素。
[0008]在一个实施方式中，本文公开一种在基板上形成的互连。该互连包括在基板上的阻挡层、在该阻挡层上的过渡层和在该过渡层上的蚀刻停止层，其中过渡层与阻挡层共有共同元素，且其中过渡层与蚀刻停止层共有共同元素。
附图说明
[0009]以上简要概述的本公开内容的详述特征能够被具体理解的方式、以及本公开内容
的更特定描述，可以通过参照实施方式而获得，实施方式中的一些实施方式绘示于附图中。
[0010]图1根据一个实施方式图示适合用于溅射沉积材料的示例性物理气相沉积腔室。
[0011]图2是根据一个实施方式图解了在基板上形成互连的方法的流程图。
[0012]图3A
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3C图示在图2中方法的数个时段在基板上形成的互连。
[0013]图4根据一个实施方式绘示了在基板上形成互连的方法。
[0014]图5A
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5B图示在图4中方法的数个时段在基板上形成的互连。
[0015]图6根据一个实施方式图示用于在基板上形成互连的处理系统。
[0016]为了便于理解，尽可能地，使用了相同的附图标号指示附图中共通的相同元件。考虑到，一个实施方式中的元件与特征在没有进一步地描述下可有益地运用于其它实施方式中。
[0017]然而，应当注意，附图仅绘示本公开内容的典型实施方式，因而不应视为对本专利技术的范围的限制，因为本公开内容可允许其他等同有效的实施方式。
具体实施方式
[0018]图1根据一个实施方式图示适合用于溅射沉积材料的示例性物理气相沉积(PVD)腔室100。适合的PVD腔室的实例包括Plus及SIP PVD处理腔室，皆可自加州圣克拉拉的应用材料公司购得。可以预期，可自其它制造商取得的处理腔室也可适于执行本专利技术所述的实施方式。
[0019]图1是根据一个实施方式的处理腔室100的示意性截面图。处理腔室100 具有上侧壁102、下侧壁103及盖部分104，上侧壁102、下侧壁103及盖部分104界定主体105，主体105包围主体105的内部空间106。配接器板107 可设置在上侧壁102和下侧壁103之间。诸如基座108的基板支撑件设置在处理腔室100的内部空间106中。基板输送口109形成在下侧壁103中，以用于将基板输送进出内部空间106。
[0020]气源110耦接至处理腔室100，以将处理气体供应至内部空间106。在一个实施方式中，处理气体可包括惰性气体、非活性气体及活性气体(如果需要的话)。泵送装置112耦接至处理腔室100而与内部空间106连通，以控制内部空间106的压力。
[0021]盖部分104可支撑溅射源114，例如靶。溅射源114可耦接至源组件116，源组件116包括用于溅射源114的电源117。可邻近溅射源114而耦接一组磁体119，这在处理期间提高来自溅射源114的高效溅射材料。
[0022]额外的RF功率源180亦可通过基座108耦接至处理腔室100，以提供溅射源114和基座108之间所需的偏压功率。
[0023]准直器118可定位在溅射源114和基座108之间的内部空间106中。屏蔽管120可接近准直器118和盖部分104的内部。屏蔽环126可设置在腔室100 中且邻近于屏蔽管120。
[0024]处理腔室100可进一步包括灯150，灯150提供可见光或近可见光波长的光学和/或辐射能，诸如在红外线(IR)和/或紫外线(UV)波长范围内。
[0025]控制器190耦接至处理腔室100。控制器190包括中央处理器(CPU)192、存储器194和支援电路196。控制器190用于控制处理顺序，调节来自气源110 的气流进入处理腔室100和控制溅射源114的离子撞击。CPU 192可为可在工业装置中使用的任意形式的通用计算机处理器。软件子程序可以储存在存储器 194中，诸如随机存取存储器、唯读存储器、软盘或
硬盘驱动，或其他的数字存储格式。支援电路196传统上与CPU 192耦接且可包括快取、时脉电路、输入/输出子系统、电源及类似物。当CPU 192执行软件子程序时，软件子程序将CPU 192转换为特定用途计算机(控制器)190，其控制处理腔室100，使得根据本公开内容实施工艺。软件子程序亦可由第二控制器(未示出)储存和/或执行，第二控制器位于腔室的远端。
[0026]图2是图解了在基板上形成互连的方法200的一个实施方式的流程图。图 3A
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3C图示图2的方法200的不同阶段的基板的截面图。方法200由方块 202处将阻挡层302沉积在基板300上开始。图3A描绘上面沉积有阻挡层302 的基板300。可通过等离子体增强化学气相沉积(PECVD)、物理气相沉积、 本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种在基板上形成互连的方法，所述方法包括以下步骤：将连续的阻挡层沉积在所述基板上；将蚀刻停止层沉积在所述阻挡层上；和处理所述阻挡层和所述蚀刻停止层之间的界面，使得所述阻挡层和所述蚀刻停止层共有共同元素，处理所述界面的步骤包括：在包含氢气(H2)的第一处理气体中退火所述界面；在包含氢气(H2)和氮气(N2)的第二处理气体中退火所述界面；和将所述界面暴露至基于氢的等离子体处理。2.如权利要求1所述的方法，其中处理所述阻挡层和所述过渡层之间的所述界面，使得所述阻挡层和所述过渡层共有共同元素的步骤进一步包括以下步骤：在沉积所述蚀刻停止层之前，利用与所述蚀刻停止层共有的元素掺杂所述阻挡层。3.如权利要求1所述的方法，其中处理所述界面的步骤被构造为将所述蚀刻停止层的表面和所述阻挡层的表面缝合在一起。4.如权利要求1所述的方法，其中使用硅基前驱物来沉积所述阻挡层。5.如权利要求1所述的方法，其中所述蚀刻停止层是由金属介电材料形成。6.如权利要求1所述的方法，其中所述第一处理气体具有约5％至约100％的氢气浓度。7.一种在基板上形成互连的方法，所述方法包括以下步骤：将连续的阻挡层沉积在所述基板上，其中所述阻挡层包含硅、氧和碳；将蚀刻停止层沉积在所述阻挡层上，其中所述蚀刻停止层包含铝和氮；和处理所述阻挡层和所述蚀刻停止层之间的界面，使得所述阻挡层和所述蚀刻停止层共有共同元素，其中所述共同元素是氮，处理所述界面的步骤包括：在包含氢气(H2)的第一处理气体中退火所述界面；在包含氢气(H2)和氮气(N2)的第二处理气体中退火所述界面；和将所述界面暴露至基于氢的等离子体处理。8.如权利要求7所述的方法，其中处理所述阻挡层和所述过渡层之间的所述界面，使得所述阻挡层和所述过渡层共有共同元素的步骤进一步包括以下步骤：在沉积所述蚀刻停止层之前，利用氮掺杂...

【专利技术属性】
技术研发人员：任河，梅裕尔，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：