一种反熔丝地址解码电路、操作方法以及存储器技术

本公开实施例公开了一种反熔丝地址解码电路、操作方法以及存储器，其中，所述反熔丝地址解码电路包括：预解码模块，用于解码反熔丝存储阵列的编程地址并输出编程地址预解码信号；电平位移模块，耦接到所述预解码模块，用于将所述编程地址预解码信号进行升压，并输出升压信号；编程地址解码模块，接收所述升压信号，用于对所述升压信号解码并输出编程地址信号。用于对所述升压信号解码并输出编程地址信号。用于对所述升压信号解码并输出编程地址信号。

【技术实现步骤摘要】
一种反熔丝地址解码电路、操作方法以及存储器


[0001]本公开涉及集成电路
，尤其涉及一种反熔丝地址解码电路、操作方法以及存储器。

技术介绍

[0002]基于反熔丝(Anti
‑
fuse)技术的一次可编程器件被广泛应用于各类芯片中，例如DRAM芯片中利用反熔丝可编程存储器可以存储具有缺陷的存储单元地址信息，进而实现冗余替换(包括行替换和列替换)；也可以通过对反熔丝可编程存储器进行编程，进而实现对芯片内部各种参数(例如电压、电流、频率
…
)的精确修调。在芯片上电启动时，反熔丝可编程存储器中存储的信息会通过内置的传输电路进行发送并锁存在需要用到的地方。
[0003]但是，目前的反熔丝器件存在芯片面积较大，成本较高的问题。

技术实现思路

[0004]有鉴于此，本公开实施例提供一种反熔丝地址解码电路、操作方法以及存储器。
[0005]根据本公开实施例的第一方面，提供了一种反熔丝地址解码电路，所述反熔丝地址解码电路包括：
[0006]预解码模块，用于解码反熔丝存储阵列的编程地址并输出编程地址预解码信号；
[0007]电平位移模块，耦接到所述预解码模块，用于将所述编程地址预解码信号进行升压，并输出升压信号；
[0008]编程地址解码模块，接收所述升压信号，用于对所述升压信号解码并输出编程地址信号。
[0009]在一些实施例中，所述电平位移模块包括第一电平位移模块和第二电平位移模块；
[0010]所述第一电平位移模块，耦接到所述预解码模块，用于将所述编程地址预解码信号进行升压，并输出第一升压信号；
[0011]所述第二电平位移模块，耦接到所述第一电平位移模块，用于将所述第一升压信号进行升压，并输出第二升压信号。
[0012]在一些实施例中，所述第一升压信号的电压电平包括逻辑低值和逻辑高值，所述第二升压信号的电压电平包括逻辑低值和逻辑高值；
[0013]所述第一升压信号的逻辑低值小于所述第二升压信号的逻辑低值；所述第一升压信号的逻辑高值小于所述第二升压信号的逻辑高值。
[0014]在一些实施例中，所述编程地址预解码信号的电压电平包括逻辑低值和逻辑高值；
[0015]所述编程地址预解码信号的电压电平的逻辑低值和逻辑高值分别为0V和1.2V；
[0016]所述第一升压信号的电压电平的逻辑低值和逻辑高值分别为0V和3V；
[0017]所述第二升压信号的电压电平的逻辑低值的范围为2.5V～3V，逻辑高值的范围为
5V～6V。
[0018]在一些实施例中，所述编程地址解码模块包括：
[0019]字线地址解码模块，耦接到所述第一电平位移模块，用于根据所述第一升压信号输出字线地址信号；
[0020]编程行地址解码模块，耦接到所述第二电平位移模块，用于根据第二升压信号输出编程行地址信号。
[0021]在一些实施例中，所述编程地址包括行地址信息和子阵列地址信息；
[0022]所述第一升压信号包括第一行地址升压信号和第一子阵列地址升压信号；所述第二升压信号包括第二行地址升压信号和第二子阵列地址升压信号。
[0023]在一些实施例中，所述字线地址解码模块包括：第一与非门和第一反相器；
[0024]所述第一与非门的输入端连接所述第一行地址升压信号和所述第一子阵列地址升压信号，输出端连接所述第一反相器；
[0025]所述第一反相器的输出端输出字线地址信号。
[0026]在一些实施例中，所述编程行地址解码模块包括：第二与非门和第二反相器；
[0027]所述第二与非门的输入端连接所述第二行地址升压信号和所述第二子阵列地址升压信号，输出端连接所述第二反相器；
[0028]所述第二反相器的输出端输出所述编程行地址信号。
[0029]在一些实施例中，所述第一与非门包括第一P型晶体管、第二P型晶体管、第一N型晶体管和第二N型晶体管；所述第一反相器包括第三P型晶体管和第三N型晶体管；
[0030]所述第一P型晶体管和所述第一N型晶体管的控制端通过第一子阵列地址升压信号控制，所述第二P型晶体管和所述第二N型晶体管的控制端通过第一行地址升压信号控制；
[0031]所述第一P型晶体管、所述第二P型晶体管和所述第一N型晶体管的第一极相连于第一节点，所述第三P型晶体管和所述第三N型晶体管的控制端相交并连接于所述第一节点，且所述第三P型晶体管和所述第三N型晶体管的第一极相连并输出字线地址信号；
[0032]所述第二N型晶体管和所述第三N型晶体管的第二极连接第一电压信号；所述第一P型晶体管、所述第二P型晶体管和所述第三P型晶体管的第二极连接第二电压信号；其中，所述第一电压信号小于所述第二电压信号。
[0033]在一些实施例中，所述第一电压信号的电压值为0V，所述第二电压信号的电压值为2.5V。
[0034]在一些实施例中，所述第二与非门包括第四P型晶体管、第五P型晶体管、第四N型晶体管和第五N型晶体管；所述第二反相器包括第六P型晶体管和第六N型晶体管；
[0035]所述第四P型晶体管和所述第四N型晶体管的控制端通过第二子阵列地址升压信号控制，所述第五P型晶体管和所述第五N型晶体管的控制端通过第二行地址升压信号控制；
[0036]所述第四P型晶体管、所述第五P型晶体管和所述第四N型晶体管的第一极相连于第二节点，所述第六P型晶体管和所述第六N型晶体管的控制端相交并连接于所述第二节点，且所述第六P型晶体管和所述第六N型晶体管的第一极相连并输出编程行地址信号；
[0037]所述第五N型晶体管和所述第六N型晶体管的第二极连接第三电压信号；所述第四
P型晶体管、所述第五P型晶体管和所述第六P型晶体管的第二极连接第四电压信号；所述第三电压信号小于所述第四电压信号。
[0038]在一些实施例中，所述第三电压信号的电压值的范围为2.5V～3V；所述第四电压信号的电压值的范围为5V～6V。
[0039]根据本公开实施例的第二方面，提供一种存储器，包括如上述实施例中任一项所述的反熔丝地址解码电路。
[0040]根据本公开实施例的第三方面，提供一种反熔丝地址解码电路的操作方法，包括：
[0041]预解码模块对输入的反熔丝存储阵列的编程地址进行解码并输出编程地址预解码信号；
[0042]电平位移模块对所述编程地址预解码信号进行升压，并输出升压信号；
[0043]编程地址解码模块对所述升压信号解码并输出编程地址信号。
[0044]在一些实施例中，所述电平位移模块对所述编程地址预解码信号进行升压，并输出升压信号；包括：
[0045]第一电平位移模块对所述编程地址预解码信号进行升压，并输出第一升压信号；
[0046]第二电平位移模块对所述第一升压信号进行升压，并输出第二升压信号。
[0047]在一些实施例中，
[0048]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种反熔丝地址解码电路，其特征在于，所述反熔丝地址解码电路包括：预解码模块，用于解码反熔丝存储阵列的编程地址并输出编程地址预解码信号；电平位移模块，耦接到所述预解码模块，用于将所述编程地址预解码信号进行升压，并输出升压信号；编程地址解码模块，接收所述升压信号，用于对所述升压信号解码并输出编程地址信号。2.根据权利要求1所述的电路，其特征在于，所述电平位移模块包括第一电平位移模块和第二电平位移模块；所述第一电平位移模块，耦接到所述预解码模块，用于将所述编程地址预解码信号进行升压，并输出第一升压信号；所述第二电平位移模块，耦接到所述第一电平位移模块，用于将所述第一升压信号进行升压，并输出第二升压信号。3.根据权利要求2所述的电路，其特征在于，所述第一升压信号的电压电平包括逻辑低值和逻辑高值，所述第二升压信号的电压电平包括逻辑低值和逻辑高值；所述第一升压信号的逻辑低值小于所述第二升压信号的逻辑低值；所述第一升压信号的逻辑高值小于所述第二升压信号的逻辑高值。4.根据权利要求3所述的电路，其特征在于，所述编程地址预解码信号的电压电平包括逻辑低值和逻辑高值；所述编程地址预解码信号的电压电平的逻辑低值和逻辑高值分别为0V和1.2V；所述第一升压信号的电压电平的逻辑低值和逻辑高值分别为0V和3V；所述第二升压信号的电压电平的逻辑低值的范围为2.5V～3V，逻辑高值的范围为5V～6V。5.根据权利要求2所述的电路，其特征在于，所述编程地址解码模块包括：字线地址解码模块，耦接到所述第一电平位移模块，用于根据所述第一升压信号输出字线地址信号；编程行地址解码模块，耦接到所述第二电平位移模块，用于根据第二升压信号输出编程行地址信号。6.根据权利要求5所述的电路，其特征在于，所述编程地址包括行地址信息和子阵列地址信息；所述第一升压信号包括第一行地址升压信号和第一子阵列地址升压信号；所述第二升压信号包括第二行地址升压信号和第二子阵列地址升压信号。7.根据权利要求6所述的电路，其特征在于，所述字线地址解码模块包括：第一与非门和第一反相器；所述第一与非门的输入端连接所述第一行地址升压信号和所述第一子阵列地址升压信号，输出端连接所述第一反相器；所述第一反相器的输出端输出字线地址信号。8.根据权利要求6所述的电路，其特征在于，所述编程行地址解码模块包括：第二与非门和第二反相器；
所述第二与非门的输入端连接所述第二行地址升压信号和所述第二子阵列地址升压信号，输出端连接所述第二反相器；所述第二反相器的输出端输出所述编程行地址信号。9.根据权利要求7所述的电路，其特征在于，所述第一与非门包括第一P型晶体管、第二P型晶体管、第一N型晶体管和第二N型晶体管；所述第一反相器包括第三P型晶体管和第三N型晶体管；所述第一P型晶体管和所述第一N型晶体管的控制端通过第一...

【专利技术属性】
技术研发人员：季汝敏，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：