一种适用于芯片Fuse写入的控制电路制造技术

本发明专利技术公开一种适用于芯片Fuse写入的控制电路，具体来说是适用于可编程FT(Final Test，FT）Trimming个数的写逻辑设计电路，FT Trimming电路包括电平移位及滤波电路，写逻辑电路，Poly Fuse电路，读逻辑电路，所述的电平移位及滤波电路用于将输入的数据信号DATA和时钟信号CLK转换为芯片内部电压即数据信号DATA_IN和时钟信号CLK_IN。所述的写逻辑电路给出一种可编程行列点阵即N行M列，可任意设计FT fuse的个数，自由度更高，本发明专利技术的Trim有效时间为整个CLK周期内，为了节省总Trim的时间，可将CLK的周期缩短，且本发明专利技术设计的写逻辑简单易懂，便于操作。便于操作。

A control circuit suitable for chip fuse writing

【技术实现步骤摘要】
一种适用于芯片Fuse写入的控制电路


[0001]本专利技术涉及电子电路
，具体来说是一种适用于芯片Fuse写入的控制电路。

技术介绍

[0002]目前现有的修调技术主要实现方式有：金属或多晶硅熔丝修调、二极管反熔丝修调、电阻薄膜激光修调、内嵌存储单元修调等。金属或多晶硅熔丝修调技术属于熔断结构，需要较大的电流，同时熔丝两端通常要加PAD以方便探针的加入，增加了芯片版图的面积，这种技术必须在封装前完成，无法避免封装过程引起的电路参数变化；二极管反熔丝修调技术由于受二极管反熔丝的影响而占用相对较大的面积；电阻薄膜激光修调技术需要用专用的激光设备和测试仪器，而这些精密的仪器设备使得激光修调的成本相当昂贵，该技术只能在裸片上实现，因此封装的影响仍然无法避免；而内嵌存储器修调技术利用OTP（One Time Programmable）存储器或可插除存储器（如EPROM、Flash等）的记忆特性来对电路进行修调，采用可编程存储器的修调技术实现对芯片的FT Trimming，有效地减小了版图的面积，降低了设计成本，提高了芯片设计的优良率，灵活的实现了单次编程操作。
[0003]传统的FT Trimming结构图中包括IIC接口逻辑电路，Poly Fuse电路，读数据逻辑电路。具体的，数据信号DATA和时钟信号CLK接至IIC接口逻辑电路的输入端，IIC接口逻辑电路的输出端地址信号ADS<3:0>和数据输出信号DIN<7:0>与所述的Poly Fuse电路相连，Poly Fuse电路的输出端将数据R<X:0>输入值所述的读数据逻辑电路，读数据逻辑电路的输出端输出读取的数据。
[0004]采用传统的IIC接口寄存器通常采用4*8位寄存器，即四个地址，每个地址的寄存器可存储8位数据。若芯片需要超过32个Trim数据，只能设计级联电路，级联2个及以上的IIC接口逻辑寄存器，则将会导致芯片面积大，功耗大。

技术实现思路

[0005]本专利技术的目的在于解决现有技术的不足，提供一种适用于芯片Fuse写入的控制电路，可实现任意设计FT Trimming数据的个数。
[0006]为了实现上述目的，设计一种适用于芯片Fuse写入的控制电路，所述的一种适用于芯片Fuse写入的控制电路包括第一电流源301
‑
1和第二电流源301
‑
2，NMOS管302
‑
1~302
‑
4，反相器303
‑
1~303
‑
4，第一电阻304
‑
1和第二电阻304
‑
2，第一电容305
‑
1和第二电容305
‑
2，施密特触发器306
‑
1~306
‑
2，其中第一NMOS管302
‑
1的栅极与输入的时钟信号CLK连接，所述的第一NMOS管302
‑
1的源极与第二NMOS管302
‑
2的漏极和栅极相连，第一NMOS管302
‑
1的漏极与第一反相器303
‑
1的输入端相连后连接至第一电流源301
‑
1的一端，第一反相器303
‑
1的输出端与第一电阻304
‑
1的一端相连，第一电阻304
‑
1的另一端与第二电容305
‑
2的一端相连后连接至第一施密特触发器306
‑
1的输入端，第一施密特触发器306
‑
1的输出端与第三反相器303
‑
3的输入端相连，第三反相器303
‑
3的输出端输出时钟信号CLK_IN，输入的数据
信号DATA与第三NMOS管302
‑
3的栅极连接，第三NMOS管302
‑
3的源极与第四NMOS管302
‑
4的漏极和栅极相连，第三NMOS管302
‑
3的漏极与第二反相器303
‑
2的输入端相连后连接至第二电流源301
‑
2的一端，第二反相器303
‑
2的输出端与第二电阻304
‑
2的一端相连，第二电阻304
‑
2的另一端与第一电容305
‑
1的一端相连后连接至第二施密特触发器306
‑
2的输入端，第二施密特触发器306
‑
2的输出端与第四反相器303
‑
4的输入端相连，第四反相器303
‑
4的输出端输出数据信号DATA_IN，第二NMOS管302
‑
2的源极和第四NMOS管302
‑
4的源极连接至第一电容305
‑
1和第二电容305
‑
2的另一端并接地，第一电流源301
‑
1与第二电流源301
‑
2的另一端相连后接至电源。
[0007]本专利技术还包括如下优选的技术方案：优选地，一种适用于芯片Fuse写入的控制电路，包括电流源401
‑
1~ 401
‑
4，第一PMOS管403
‑
1和第二PMOS管403
‑
2， NMOS管402
‑
1~402
‑
6，第一电容401
‑
1和第二电容404
‑
2，第一施密特触发器405
‑
1和第二施密特触发器405
‑
2，第一反相器406
‑
1和第二反相器406
‑
2，其特征在于输入的时钟信号CLK与第一NMOS管402
‑
1的栅极连接，第一NMOS管402
‑
1）的源极与第二NMOS管402
‑
2的漏极和栅极相连，第一 NMOS管402
‑
1的漏极与第一PMOS管403
‑
1的栅极和第三NMOS管402
‑
3的栅极连接后连接至第一电流源401
‑
1的一端，第一PMOS管403
‑
1的源极与第二电流源401
‑
2的一端相连，第一PMOS管403
‑
1的漏极与第三NMOS管402
‑
3的漏极相连后接至第一施密特触发器405
‑
1的输入端和第二电容404
‑
2的一端，输入的数据信号DATA与第四NMOS管402
‑
4的栅极连接，第四NMOS管402
‑
4的源极与第五NMOS管402
‑
5的漏极和栅极相连，第四NMOS管402...

【技术保护点】

【技术特征摘要】
1.一种适用于芯片Fuse写入的控制电路，包括第一电流源(301
‑
1)和第二电流源(301
‑
2)，NMOS管(302
‑
1～302
‑
4)，反相器(303
‑
1～303
‑
4)，第一电阻(304
‑
1)和第二电阻(304
‑
2)，第一电容(305
‑
1)和第二电容(305
‑
2)，施密特触发器(306
‑
1～306
‑
2)，其特征在于输入的时钟信号CLK与第一NMOS管(302
‑
1)的栅极连接，第一NMOS管(302
‑
1)的源极与第二NMOS管(302
‑
2)的漏极和栅极相连，第一NMOS管(302
‑
1)的漏极与第一反相器(303
‑
1)的输入端相连后连接至第一电流源(301
‑
1)的一端，第一反相器(303
‑
1)的输出端与第一电阻(304
‑
1)的一端相连，第一电阻(304
‑
1)的另一端与第二电容(305
‑
2)的一端相连后连接至第一施密特触发器(306
‑
1)的输入端，第一施密特触发器(306
‑
1)的输出端与第三反相器(303
‑
3)的输入端相连，第三反相器(303
‑
3)的输出端输出时钟信号CLK_IN，输入的数据信号DATA与第三NMOS管(302
‑
3)的栅极连接，第三NMOS管(302
‑
3)的源极与第四NMOS管(302
‑
4)的漏极和栅极相连，第三NMOS管(302
‑
3)的漏极与第二反相器(303
‑
2)的输入端相连后连接至第二电流源(301
‑
2)的一端，第二反相器(303
‑
2)的输出端与第二电阻(304
‑
2)的一端相连，第二电阻(304
‑
2)的另一端与第一电容(305
‑
1)的一端相连后连接至第二施密特触发器(306
‑
2)的输入端，第二施密特触发器(306
‑
2)的输出端与第四反相器(303
‑
4)的输入端相连，第四反相器(303
‑
4)的输出端输出数据信号DATA_IN，第二NMOS管(302
‑
2)的源极和第四NMOS管(302
‑
4)的源极连接至第一电容(305
‑
1)和第二电容(305
‑
2)的另一端并接地，第一电流源(301
‑
1)与第二电流源(301
‑
2)的另一端相连后接至电源。2.一种适用于芯片Fuse写入的控制电路，包括电流源(401
‑
1～401
‑
4)，1号PMOS管(403
‑
1)和2号PMOS管(403
‑
2)，NMOS管(402
‑
1～402
‑
6)，1号电容(401
‑
1)和2号电容(404
‑
2)，1号施密特触发器(405
‑
1)和2号施密特触发器(405
‑
2)，1号反相器...

【专利技术属性】
技术研发人员：张吉儒，叶兆屏，
申请(专利权)人：上海摩芯半导体技术有限公司，
类型：发明
国别省市：