半导体元件及其形成方法技术

本揭露为一种具有埋入式栅极结构的半导体元件及其形成方法。半导体元件包含基材与位于基材上的鳍结构。鳍结构包含顶部位以及底部位。半导体元件进一步包含位于鳍结构的底部位上的栅极结构。位于鳍结构的顶部位中的多个半导体层被设置在栅极结构上。半导体元件进一步包含位于栅极结构上方的源极/漏极结构并且其与多个半导体层连接。与多个半导体层连接。与多个半导体层连接。

【技术实现步骤摘要】
半导体元件及其形成方法


[0001]本揭露是有关于一种半导体元件及其形成方法。

技术介绍

[0002]随着半导体技术的进步，对于更高储存容量、更快的处理系统、更高的表现以及更低的成本的需求不断增加。为了达到这些要求，半导体产业不断微缩半导体元件的尺寸，诸如金氧半场效晶体管(metal oxide semiconductor field effect transistors,MOSFETs)，其包含平面MOSFETs以及鳍式场效晶体管(fin field effect transistor,finFETs)。此种微缩将为半导体制造制程带来复杂度的提升。

技术实现思路

[0003]一种半导体元件包含基材与位于基材上的鳍结构。鳍结构包含顶部位以及底部位。半导体元件进一步包含位于鳍结构的底部位上的栅极结构。位于鳍结构的顶部位中的多个半导体层被设置在栅极结构上。半导体元件进一步包含位于栅极结构上方的源极/漏极结构并且其与多个半导体层连接。
[0004]一种半导体元件包含基材、鳍结构、半导体层、第一栅极结构、第二栅极结构以及源极/漏极结构。基材包含第一半导体材料。鳍结构位于基材上。鳍结构包含顶部位以及底部位。半导体层位于鳍结构的底部位并且包含与第一半导体材料不同的第二半导体材料。第一栅极结构以及第二栅极结构位于鳍结构的底部位且位于半导体层的两相反侧。位于鳍结构的顶部位中的多个第一半导体层被设置在第一栅极结构上，并且位于鳍结构的顶部位中的多个第二半导体层被设置在第二栅极结构上。源极/漏极结构位于半导体层上方且介在第一半导体层与第二半导体层之间。
[0005]一种形成半导体元件的方法包含：形成第一半导体层群组以及第二半导体层群组在基材上，其中第一半导体层群组以及第二半导体层群组以交替设置被堆叠，并且其中第一半导体层群组包含与基材不同的半导体材料；移除第一半导体层群组以及第二半导体层群组的部位以暴露第二半导体层群组的底部半导体层；形成源极/漏极结构在第二半导体层群组的底部半导体层上；移除第一半导体层群组；以及形成栅极结构在源极/漏极结构以及第二半导体层群组的底部半导体层下。
附图说明
[0006]当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭露的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
[0007]图1为根据本揭露的一些实施例绘示的具有埋入式栅极结构的半导体元件的等轴测视图；
[0008]图2为根据本揭露的一些实施例绘示的具有埋入式栅极结构的半导体元件的局部
剖视图；
[0009]图3为根据本揭露的一些实施例绘示的制造具有埋入式栅极结构的半导体元件的方法的流程示意图；
[0010]图4至图8为根据本揭露的一些实施例绘示的在制造具有埋入式栅极结构的半导体元件的多个阶段的剖视图；
[0011]图9至图13为根据本揭露的一些实施例绘示的具有埋入式栅极结构的额外半导体元件的剖视图。
[0012]现在将参照附图描述说明实施例。在附图中，相似的元件符号通常表示相同的、功能相似的和/或结构相似的元件。
[0013]【符号说明】
[0014]100:半导体元件
[0015]102A,102B,102C:鳍式场效晶体管
[0016]104:基材
[0017]105:区域
[0018]106:浅沟槽隔离区域
[0019]108:鳍结构
[0020]108
‑
1:鳍底部位
[0021]108
‑
2:鳍顶部位
[0022]110,110A,110B,110C,110D:源极/漏极结构
[0023]110d,110d*,110d**:深度
[0024]112,112
‑
1,112
‑
2,112
‑
3,112
‑
4,112
‑
5,112
‑
1A,112
‑
1B,112
‑
1C:栅极结构
[0025]112d,112
‑
1d,112
‑
2d,112
‑
5d:长度
[0026]112t:厚度
[0027]114:栅极间隔物
[0028]114s1,114s2:间距
[0029]116:蚀刻终止层
[0030]118:层间介电层
[0031]211:界面层
[0032]213:高k栅极介电层
[0033]214:内部间隔物结构
[0034]214w:宽度
[0035]214h:高度
[0036]215:功函数层
[0037]217:栅极电极
[0038]222,222
‑
1,222
‑
2,222
‑
3,222
‑
4:半导体层
[0039]222
‑
1d,222
‑
2d,222
‑
3d,222
‑
4d,222
‑
2d*,222
‑
3d*,222
‑
4d*:长度
[0040]222t,222
‑
1t,222
‑
2t:垂直维度
[0041]300:方法
[0042]310,320,330,340,350:操作步骤
effect transistor,GAA finFET)，其提供一种具有堆叠纳米膜/纳米线特征的通道。由GAA finFET元件的名称可以知道，其栅极结构可以在通道周围延伸并且在通道的多个侧面为通道提供栅极控制。GAA finFET元件与MOSFET的制造制程是相容的，并且他们的结构将允许他们的尺寸被缩放，并同时维持通道控制以及降低SCEs的特性。
[0059]由于对半导体元件的低能耗、高效率以及小面积(下文统称为PPA)的要求被增加，GAA finFET元件也因此受到挑战。举例来说，GAA finFET元件将会在GAA finFET元件的栅极结构以及通道下方产生穿过基材的关闭状态漏电流。关闭状态漏电流可以被GAA finFET元件的漏极引发位能障下降(drain
‑
induced barrier lowering,DIBL)所调变，并且较高的关闭状态漏电流将会使得GAA finFET元件的元件效能降级。
[0060]本揭露所提供的多种实施例提供示例性的在场效晶体管(field effect transistors,FET)元件(例如，finFETs、GAA FETs以及MOSFETs)且/或其他位于集成电路(integrated circuit,IC)的半导体元件中形成埋入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，其特征在于，包含：一基材；一鳍结构，位于该基材上，其中该鳍结构包含一顶部位以及一底部位；一栅极结构，位于该鳍结构的该底部位上，其中位于该鳍结构的该顶部位中的多个半导体层被设置在该栅极结构上；以及一源极/漏极结构，位于该栅极结构上方且与所述多个半导体层连接。2.根据权利要求1所述的半导体元件，其中所述多个半导体层中的一底部半导体层被设置在该栅极结构以及该源极/漏极结构之间。3.根据权利要求1所述的半导体元件，其特征在于，在该源极/漏极结构以及该栅极结构之间的一距离与所述多个半导体层的一厚度之间的一比例在自约0.2至约0.8的范围。4.根据权利要求1所述的半导体元件，其特征在于，进一步包含多个额外半导体层位于该栅极结构上，其中所述多个半导体层以及所述多个额外半导体层位于该源极/漏极结构的两相反侧上。5.根据权利要求1所述的半导体元件，其特征在于，位于所述多个半导体层的一底部半导体层上方的所述多个半导体层中的多个半导体层具有实质上相等的多个长度。6.一种半导体元件，其特征在于，包含：一基材，包含一第一半导体材料；一鳍结构，位于该基材上，其中该鳍结构包含一顶部位以及一底部位；一半导体层，位于该鳍结构的该底部位并且包含与该第一半导体材料不同的一第二半导体材料；一第一栅极结构以及一第二栅极结构，位于该鳍结构的该底部位且位于该半导体层的两相反侧，其中位于该鳍结构的该顶部位中的多个第一半导体层被设置在...

【专利技术属性】
技术研发人员：张筱君，沈冠傑，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：