用于半导体装置中的数据输入缓冲器制造方法及图纸

提供一种使用于半导体装置中的数据输入缓冲器，能够在非对称数据模式传输中在传输弱数据期间确保数据电平检测容限。输入检测参考电平在传输强数据的周期期间在强数据方向上予以预先调整。由此，在传输弱数据的随后周期期间，数据输入缓冲器可确保数据电平检测的充分容限。因此，该数据输入缓冲器可稳健地抵抗数据输入噪声。同时，可调整流过数据输入单元和参考电压输入单元的电流，以上拉／下拉实质的输入检测参考电平，而无需改变其为恒定电压的参考电压。

【技术实现步骤摘要】

本专利技术涉及半导体设计技术，特别地涉及使用于半导体装置中的数据输入缓冲器。
技术介绍
半导体装置是依据包括硅晶圆处理技术和逻辑设计技术的半导体技术来制造的，在半导体制造工艺中，最终产品是塑料封装型芯片。该塑料封装型芯片包含依据其用途而区别的逻辑和功能。多数半导体芯片安装于印刷电路板(PCB)上，该PCB是系统架构中的重要组件。适当的驱动电压则施加于芯片。所有包含半导体存储器装置的半导体装置根据特定信号的输入/输出而操作，也就是说，半导体装置的操作和操作方法是通过输入信号的组合而决定的。其结果还将依据输出信号而改变。输入缓冲器是一装置，其用以缓冲从半导体装置的外部电路施加的信号和输入该信号到该半导体装置的内部电路。静态输入缓冲器是最简单型式。静态输入缓冲器是反相器，其以串联连接于电源电压与接地电压之间的PMOS晶体管和NMOS晶体管来配置。静态输入缓冲器具有简单结构，但是并未稳健地抵抗噪声，使得输入信号需要具有大的摆幅宽度(swingwidth)。也就是说，逻辑高电平和逻辑低电平需要具有大的摆幅宽度。因此，静态输入缓冲器并不适于其中输入信号具有小的摆幅宽度或其中需要高的操作频率的装置。为了符合此需求，已提出有差动放大器型输入缓冲器。差动放大器型输入缓冲器将称为动态输入缓冲器。图1是常规差动放大器型数据输入缓冲器的电路图。请参阅图1，该常规差动放大器型数据输入缓冲器包含输入检测单元10和缓冲单元15。输入检测单元10比较参考电压VREF与输入数据IN的电压电平，检测该输入数据IN的逻辑电平。该缓冲单元15缓冲该输入检测单元10的输出信号。输入检测单元10包括NMOS晶体管Q5，具有接收参考电压VREF的栅极；输入NMOS晶体管Q6，具有接收输入数据IN的栅极；负载PMOS晶体管Q2，连接于电源端子VDD与输入NMOS晶体管Q5之间，以及负载PMOS晶体管Q3，连接于电源端子VDD与输入NMOS晶体管Q6之间，负载PMOS晶体管Q2和Q3形成电流镜；偏置NMOS晶体管Q7，公共地连接于接地端子VSS与两个输入NMOS晶体管Q5及Q6之间，具有接收时钟使能信号CKE的栅极，该CKE是通过反相经过反相器的/CKE信号而产生的；两个PMOS晶体管Q1和Q4，分别地与负载PMOS晶体管Q2和Q3并联地连接于电源端子VDD与输入NMOS晶体管Q5和Q6之间，该两个PMOS晶体管Q1和Q4具有接收时钟使能信号CKE的栅极。缓冲单元15是以奇数个CMOS反相器来配置，以接收该输入检测单元10的输出信号和输出内部数据信号BIN。当CMOS反相器的数目大于3时，CMOS反相器则串联连接。当具有高电位的输入数据IN被施加于输入端子时，其电位比参考电压VREF的电位更高，使得输入检测单元10的内部节点可操作以反映此状态。此处，参考电压VREF总为常数(一般为VDD/2)。参考电压VREF可经过特定的输入接脚从外部电路予以施加，或者可从半导体装置本身的内部电路产生。接收参考电压VREF的输入NMOS晶体管Q5一直流动同一电流i1。而且，设置为对称于输入NMOS晶体管Q5的输入NMOS晶体管Q6流动着由输入数据IN的电位电平所确定的电流i2。因此，输入检测单元10量化地比较电流i1与电流i2，以确定输出节点N2的电位电平。当激活(activate)/CKE信号于逻辑低电平时，偏置NMOS晶体管Q7接通，PMOS晶体管Q1及Q4关断，使得输入缓冲器正常地操作。同时，当去激活(deactivate)/CKE信号至逻辑高电平时，偏置NMOS晶体管Q7关断，使得输入检测单元10禁止(disable)，PMOS晶体管Q1和Q4关断，使得节点N1和N2预充电至逻辑高电平。因此，即使输入数据IN改变时，可防止产生来自数据输入缓冲器的击穿电流且可降低备用状态中的功率消耗。近年来，由于半导体装置的操作电压降低且其操作速度变快，与信号完整性相关联的数据输入缓冲器性能变成重要因素。这是因为输入数据的摆幅宽度与参考电压间的关系将决定数据输入缓冲器的特性。也就是说，当输入数据的摆幅宽度小时，噪声容限(noise margin)会减少。相反地，当输入数据的摆幅宽度大时，噪声容限会增加，但是造成诸如串扰(crosstalk)等问题。在常规差动放大器型输入缓冲器的情况中，如图2中所示，在传输其中低数据和高数据以同一宽度摆动的对称数据模式中没有问题。相反地，在传输非对称数据模式中，发生数据识别的问题。也就是说，当半导体装置的操作速度(时钟频率)极快时，下一个数据会在输入数据的电压电平到达峰值之前传输。因此，执行非对称数据模式的传输。在此非对称数据模式的传输中，其中连续重复低或高数据的同一数据模式的传输将被良好地执行。然而，于相同数据模式之后具有相反极性的数据的传输是极弱的。例如，如果以非对称数据模式的传输将高数据连续地传输时，则输入的数据的电平逐渐增加。在此状态中，如果传输低数据，则由于低数据所引起的输入数据的电平下降并不充分，使得与参考电压的差异不大(此称为弱数据)。这称为码间(inter-symbol)干扰噪声。如果此失真信号被输入至数据输入缓冲器，则在传输弱数据的周期中降低了数据输入缓冲器的电平检测容限。因而，降低了数据输入缓冲器抵抗噪声的稳健性。
技术实现思路
因此，本专利技术的目的是提供使用于半导体装置中的数据输入缓冲器，其在以非对称数据模式的传输来传输弱数据的周期期间能够确保数据电平检测容限。在本专利技术的一方面中，提供了一种使用于半导体装置中的数据输入缓冲器，包括输入检测单元，用以比较参考电压与输入数据的电压电平，检测该输入数据的逻辑电平；调整单元，用以根据该输入数据的传输模式来调整该输入检测单元的输入检测参考电平；以及缓冲单元，用以缓冲该输入检测单元的输出信号。在本专利技术的另一方面中，提供有一种使用于半导体装置中的数据输入缓冲器，包括输入检测部件，用以比较参考电压与输入数据的电压电平，检测该输入数据的逻辑电平；输入检测参考电平上拉调整部件，用以跟踪该输入数据的传输模式，调整流过该输入检测部件的参考电压输入单元的电流；输入检测参考电平下拉调整部件，用以跟踪该输入数据的该传输模式，调整流过该输入检测部件的数据输入单元的电流；以及缓冲部件，用以缓冲该输入检测部件的输出信号。根据本专利技术，在传输强数据的周期期间在强数据方向上将该输入检测参考电平事先予以调整。由此，在传输弱数据的随后周期期间，该数据输入缓冲器可确保数据电平检测的充分容限。因此，该数据输入缓冲器可稳健地抵抗数据输入噪声。流过数据输入单元和参考电压输入单元的电流被调整为上拉/下拉实质的输入检测参考电平，而不改变其为恒定电压的参考电压。附图说明从与附图相结合的优选实施例的如下描述中，本专利技术的上述和其他目的及特征将变得明显，在附图中图1是常规数据输入缓冲器的电路图；图2是对称数据传输模式和非对称数据传输模式的示范波形；图3是根据本专利技术的实施例的数据输入缓冲器的电路图；以及图4至图9是图3中所示的数据输入缓冲器的非对称数据传输模式中的操作波形。具体实施例方式下文将参照附图详细地说明本专利技术。图3是根据本专利技术实施例的数据输入缓冲器的电路图。参阅图3，数据输入缓冲器100包含输入检测单元(配置有晶体管Q1至Q本文档来自技高网...

【技术保护点】
一种用于半导体装置中的数据输入缓冲器，包括：输入检测单元，用以比较参考电压与输入数据的电压电平，以及检测该输入数据的逻辑电平；调整单元，用以根据该输入数据的传输模式，调整该输入检测单元的输入检测参考电平；以及缓冲单元，用以缓冲该输入检测单元的输出信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：姜熙福，安进弘，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]