具有双面阶梯式表面的三维存储器器件及其制造方法技术

存储器裸片可以包括：位于衬底上方的绝缘层和导电层的交替叠堆，以及竖直延伸穿过该交替叠堆的存储器堆叠结构。该交替叠堆内的第一层叠堆包括第一阶梯区域，其中第一导电层具有随着距该衬底的竖直距离而增加的相应横向范围，以提供第一阶梯式表面。该交替叠堆内的第二层堆叠包括第二阶梯区域，其中第二导电层具有随着距该衬底的该竖直距离而减小的相应横向范围，以提供第二阶梯式表面。该第二层堆叠可以比该第一层堆叠距该衬底更远。接触通孔结构可以由该交替叠堆的顶侧和底侧形成。构可以由该交替叠堆的顶侧和底侧形成。构可以由该交替叠堆的顶侧和底侧形成。

【技术实现步骤摘要】
【国外来华专利技术】具有双面阶梯式表面的三维存储器器件及其制造方法
[0001]相关申请
[0002]本申请要求2020年8月5日提交的美国非临时申请第16/985305号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。


[0003]本公开整体涉及半导体器件领域，并且具体地讲，涉及采用双面阶梯式表面的三维存储器器件及其制造方法。

技术介绍

[0004]每个单元具有一个位的三维竖直NAND串在T.Endoh等人的名称为“具有叠堆环绕的栅极晶体管(S
‑
SGT)结构单元的新型超高密度存储器”(Novel Ultra High Density Memory With A Stacked
‑
Surrounding Gate Transistor(S
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SGT)Structured Cell)，IEDM Proc.(2001)33
‑
36的文章中有所公开。

技术实现思路

[0005]根据本公开的一个方面，提供了一种包括存储器裸片的半导体结构。所述存储器裸片包括：绝缘层和导电层的交替叠堆，所述交替叠堆位于衬底上方；以及存储器叠堆结构，所述存储器叠堆结构竖直延伸穿过所述交替叠堆，其中：所述交替叠堆包括第一层叠堆和第二层叠堆，所述第一层叠堆包括第一绝缘层和第一导电层，所述第二层叠堆包括第二绝缘层和第二导电层并通过所述第一交替叠堆与所述衬底竖直间隔开；所述第一层叠堆包括第一阶梯区域，其中所述第一导电层具有随着距所述衬底的竖直距离而增加的相应横向范围，以提供第一阶梯式表面；并且所述第二层叠堆包括第二阶梯区域，其中所述第二导电层具有随着距所述衬底的所述竖直距离而减小的相应横向范围，以提供第二阶梯式表面。
[0006]根据本公开的另一方面，提供了一种形成半导体结构的方法，其包括：在包括半导体材料层的衬底上方形成绝缘层和间隔物材料层的交替叠堆，所述交替叠堆包括第一绝缘层和第一间隔物材料层的第一层叠堆以及第二绝缘层和第二间隔物材料层的第二层叠堆，所述第二层叠堆距所述衬底比所述第一层叠堆距所述衬底更远，并且所述第一间隔物材料层和所述第二间隔物材料层分别形成为第一导电层和第二导电层，或者随后分别被所述第一导电层和所述第二导电层替换；通过图案化所述第二层叠堆来形成远侧阶梯式表面，其中在形成所述远侧阶梯式表面时，所述第二间隔物材料层的横向范围随着距所述衬底的竖直距离而减小；形成穿过所述交替叠堆的存储器叠堆结构，其中所述存储器叠堆结构中的每个存储器叠堆结构包括竖直半导体沟道和存储器膜；形成穿过所述半导体材料层的开口；通过采用多个掩蔽各向异性蚀刻工艺来图案化位于穿过所述半导体材料层的所述开口的区域内的所述第一层叠堆的一部分来形成近侧阶梯式表面，所述多个掩蔽各向异性蚀刻工艺沿从所述衬底指向所述交替叠堆的方向蚀刻所述第一层叠堆的所述部分的未掩蔽区域；以及在所述第一层叠堆的所述近侧阶梯式表面上形成直立阶梯式介电材料部分。
附图说明
[0007]图1是根据本公开的实施方案的在衬底上方形成绝缘层和间隔物材料层的交替叠堆之后的示例性结构的示意性竖直剖面图。
[0008]图2A是在包括第二绝缘层和第二牺牲材料层的第二层叠堆的层级处形成后向阶梯式介电材料层之后的示例性结构的自顶向下视图。
[0009]图2B是沿着图2A的铰接竖直平面B
‑
B'截取的示例性结构的竖直剖视图。
[0010]图3A是根据本公开的实施方案的在形成存储器开口之后的示例性结构的自顶向下视图。
[0011]图3B是沿着图3A的铰接竖直平面B
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B'截取的示例性结构的竖直剖视图。
[0012]图4A至图4H是根据本公开的实施方案的在存储器叠堆结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
[0013]图5A是根据本公开的实施方案的在形成存储器开口填充结构之后的示例性结构的自顶向下视图。
[0014]图5B是沿着图5A的铰接竖直平面B
‑
B'截取的示例性结构的竖直剖视图。
[0015]图5C是沿着图5A的铰接竖直平面C
‑
C'截取的示例性结构的竖直剖面图。
[0016]图6A是根据本公开的实施方案的在形成接触层级介电层、附接第一以及减薄衬底中的半导体材料层的背侧之后的示例性结构的自顶向下视图。
[0017]图6B是沿着图6A的铰接竖直平面B
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B'截取的示例性结构的竖直剖视图。
[0018]图6C是沿着图6A的铰接竖直平面C
‑
C'截取的示例性结构的竖直剖面图。
[0019]图7A是根据本公开的实施方案的在形成穿过半导体材料层的贯穿衬底开口之后的示例性结构的自顶向下视图。
[0020]图7B是沿着图7A的铰接竖直平面B
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B'截取的示例性结构的竖直剖视图。
[0021]图7C是沿着图7A的铰接竖直平面C
‑
C'截取的示例性结构的竖直剖面图。
[0022]图8A是根据本公开的实施方案的在形成图案化硬掩模层之后的示例性结构的自顶向下视图。
[0023]图8B是沿着图8A的铰接竖直平面B
‑
B'截取的示例性结构的竖直剖视图。
[0024]图8C是沿着图8A的铰接竖直平面C
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C'截取的示例性结构的竖直剖面图。
[0025]图9A是根据本公开的实施方案的在形成可修整蚀刻掩模层和第一各向异性蚀刻工艺之后的示例性结构的自顶向下视图。
[0026]图9B是沿着图9A的铰接竖直平面B
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B'截取的示例性结构的竖直剖视图。
[0027]图9C是沿着图9A的铰接竖直平面C
‑
C'截取的示例性结构的竖直剖面图。
[0028]图10A是根据本公开的实施方案的在形成近侧阶梯式表面的蚀刻掩模修整工艺和各向异性蚀刻工艺的交替系列内的终端各向异性蚀刻工艺之后的示例性结构的自顶向下视图。
[0029]图10B是沿着图10A的铰接竖直平面B
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B'截取的示例性结构的竖直剖视图。
[0030]图10C是沿着图10A的铰接竖直平面C
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C'截取的示例性结构的竖直剖面图。
[0031]图11A是根据本公开的实施方案的在形成直立阶梯式介电材料部分之后的示例性结构的自顶向下视图。
[0032]图11B是沿着图11A的铰接竖直平面B
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B'截取的示例性结构的竖直剖视图。
[0033]图11C是沿着图11A的铰接竖直平面C
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C'截取的示例性结构的竖直剖面图。
[0034]图12A是根据本公开的实施方案的在形成贯穿叠堆连接通孔腔体之后的示例性结构的自顶向下视图。
[0035]图12B是沿着图12A的铰接竖直平面B...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种包括存储器裸片的半导体结构，所述存储器裸片包括：绝缘层和导电层的交替叠堆，所述交替叠堆定位在衬底上方；以及存储器叠堆结构，所述存储器叠堆结构竖直延伸穿过所述交替叠堆，其中：所述交替叠堆包括第一层叠堆和第二层叠堆，所述第一层叠堆包括第一绝缘层和第一导电层，所述第二层叠堆包括第二绝缘层和第二导电层并通过第一交替叠堆与所述衬底竖直间隔开；所述第一层叠堆包括第一阶梯区域，其中所述第一导电层具有随着距所述衬底的竖直距离而增加的相应横向范围，以提供第一阶梯式表面；并且所述第二层叠堆包括第二阶梯区域，其中所述第二导电层具有随着距所述衬底的所述竖直距离而减小的相应横向范围，以提供第二阶梯式表面。2.根据权利要求1所述的半导体结构，其中所述存储器裸片还包括：直立阶梯式介电材料部分，所述直立阶梯式介电材料部分接触所述第一阶梯式表面并且具有随着距所述衬底的所述竖直距离而减小的第一可变水平横截面积；以及后向阶梯式介电材料部分，所述后向阶梯式介电材料部分接触所述第二阶梯式表面，具有随着距所述衬底的所述竖直距离而增加的第二可变水平横截面积。3.根据权利要求2所述的半导体结构，其中所述存储器裸片还包括：衬底侧接触通孔结构，所述衬底侧接触通孔结构竖直延伸穿过所述直立阶梯式介电材料部分并接触所述第一导电层中的相应第一导电层的近侧表面；以及互连侧接触通孔结构，所述互连侧接触通孔结构竖直延伸穿过所述后向阶梯式介电材料部分并接触所述第二导电层中的相应第二导电层的远侧表面。4.根据权利要求3所述的三维存储器器件，其中：所述衬底包括半导体材料层，所述半导体材料层具有与所述交替叠堆的近侧平坦表面接触的前表面和位于所述前表面的相反侧上的背侧表面；并且所述存储器裸片包括位于所述交替叠堆的远侧平坦表面上的接触层级介电层。5.根据权利要求4所述的半导体结构，其中所述衬底侧接触通孔结构的衬底侧端面位于包括所述直立阶梯式介电材料部分的平坦表面的水平平面内。6.根据权利要求5所述的半导体结构，其中：所述半导体材料层的背侧表面位于包括所述直立阶梯式介电材料部分的所述平坦表面的所述水平平面内；并且所述直立阶梯式介电材料部分的侧壁接触所述半导体材料层。7.根据权利要求4所述的半导体结构，其中所述互连侧接触通孔结构的互连侧端面位于包括所述接触层级介电层的远侧表面的水平平面内。8.根据权利要求4所述的半导体结构，其中所述存储器裸片还包括：横向隔离的贯穿叠堆连接通孔结构，所述横向隔离的贯穿叠堆连接通孔结构包括连接通孔结构和管状介电间隔物的相应组合并竖直延伸穿过所述交替叠堆内的每一层；以及衬底侧金属互连结构，所述衬底侧金属互连结构电连接所述衬底侧接触通孔结构中的一个和所述连接通孔结构中的一个的相应对。9.根据权利要求8所述的半导体结构，其中所述衬底侧金属互连结构中的每个衬底侧
金属互连结构包括接触所述直立阶梯式介电材料部分的平坦表面的源极侧金属线，并且其中每个存储器叠堆结构包括竖直半导体沟道和存储器膜。10.根据权利要求9所述的半导体结构，其中所述存储器裸片还包括背侧绝缘层，所述背侧绝缘层接触所述半导体材料层的背侧表面和所述直立阶梯式介电材料部分的所述平坦表面并嵌入所述衬底侧金属互连结构。11.根据权利要求8所述的半导体结构，其中：所述横向隔离的贯穿叠堆连接通孔结构竖直延伸穿过所述接触层级介电层和所述直立阶梯式介电材料部分；所述横向隔离的贯穿叠堆连接通孔结构的源极侧端面位于包括所述衬底侧接触通孔结构的衬底侧端面的水平平面内；并且所述横向隔离的贯穿叠堆连接通孔结构的互连侧端面位于包括所述互连侧接触通孔结构的互连侧端面的水平平面内。12.根据权利要求1所述的半导体结构，其中所述存储器裸片还包括嵌入金属互连结构并且相对于所述交替叠堆位于所述衬底的相反侧上的互连层级介电层，其中所述金属互连结构电连接到所述导电层。13.根据权利要求12所述的半导体结构，还包括逻辑裸片，所述逻辑裸片包括被配置为控制所述存储器叠堆结构内的存储器元件的操作的逻辑电路，并且包括嵌入逻辑侧金属互连结构和逻辑侧金属接合垫的逻辑侧介电材料层，其中：所述存储器裸片包括嵌入在所述互连层级介电...

【专利技术属性】
技术研发人员：水谷祐树，东谷政昭，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：