提供了集成电路装置和电子系统。所述集成电路装置包括：半导体基底，具有单元区域和连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在由覆盖绝缘层覆盖的连接区域中具有阶梯结构。栅电极从单元区域延伸到连接区域以终止于对应的垫部分，并且包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极。设置在连接区域中的接触插塞包括：第一接触插塞部，接触下栅电极的垫部分；第二接触插塞部，接触中间栅电极的垫部分；以及第三接触插塞部，接触上栅电极的垫部分。第二接触插塞部的第二直径比第一接触插塞部的第一直径小，并且第二直径比第三接触插塞部的第三直径小。部的第三直径小。部的第三直径小。
【技术实现步骤摘要】
集成电路装置和包括集成电路装置的电子系统
[0001]本申请要求于2020年12月28日在韩国知识产权局提交的第10
‑
2020
‑
0184699号韩国专利申请的优先权，该韩国专利申请的主题通过引用包含于此。
[0002]专利技术构思总体上涉及集成电路装置和包括该集成电路装置的电子系统。更具体地，专利技术构思涉及包括非易失性垂直存储器装置的集成电路装置和包括该集成电路装置的电子系统。
技术介绍
[0003]需要增加集成电路装置的集成度以提供高性能并实现经济可行性。具体地，存储器装置的集成度是决定产品的经济可行性的重要因素。二维存储器装置的集成度很大程度上由单位存储器单元的面积决定，并因此而极大程度上受微图案形成技术的水平的影响。然而，需要昂贵的设备来形成微图案，并且芯片裸片的面积是有限的，因此，尽管二维存储器装置的集成度正在增加，但是该增加仍然是有限的。因此，需要具有三维结构的垂直存储器装置。
技术实现思路
[0004]专利技术构思提供了展现出改善的产品可靠性的集成电路装置以及包括这样的集成电路装置的电子系统。在其他有益方面之中，专利技术构思的实施例通过降低一些集成电路装置的制造工艺的难度来提供改善的产品可靠性。在其他方面之中，这可以通过提供包括具有不同尺寸直径的多个接触插塞部的接触插塞来实现。这些接触插塞部可以用于分别与延伸到连接区域中的栅电极连接。
[0005]根据专利技术构思的一方面，提供了一种集成电路装置，该集成电路装置包括：半导体基底，具有单元区域和与单元区域相邻的连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在由覆盖绝缘层覆盖的连接区域中具有阶梯结构，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以在对应的垫部分中终止，并且栅电极包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极；以及接触插塞，设置在连接区域中，并且包括：第一接触插塞部，延伸穿过覆盖绝缘层以分别接触下栅电极的垫部分；第二接触插塞部，延伸穿过覆盖绝缘层以分别接触中间栅电极的垫部分；以及第三接触插塞部，延伸穿过覆盖绝缘层以分别接触上栅电极的垫部分，其中，第二接触插塞部中的至少一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的至少一个第一接触插塞部的上表面处的第一直径小，并且第二直径比第三接触插塞部中的至少一个第三接触插塞部的上表面处的第三直径小。
[0006]根据专利技术构思的一方面，提供了一种集成电路装置，该集成电路装置包括：半导体基底，具有单元区域和与单元区域相邻的连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以在对应的垫部分中终
止，并且栅电极包括第一栅电极、第二栅电极、第三栅电极和第四栅电极；沟道结构，设置在单元区域中，并且延伸穿过栅极堆叠体；以及接触插塞，设置在连接区域中，并且包括分别接触第一栅电极的垫部分的第一接触插塞部、分别接触第二栅电极的垫部分的第二接触插塞部、分别接触第三栅电极的垫部分的第三接触插塞部以及分别接触第四栅电极的垫部分的第四接触插塞部，其中，第二接触插塞部中的任一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的任一个第一接触插塞部的上表面处的第一直径小。
[0007]根据专利技术构思的一方面，提供了一种电子系统，该电子系统包括：基底；集成电路装置，位于基底上；以及控制器，位于基底上，并且电连接到集成电路装置。集成电路装置包括：半导体基底，具有单元区域和与单元区域相邻的连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在连接区域中具有阶梯结构，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以在对应的垫部分处终止，并且栅电极包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极；以及接触插塞，设置在连接区域中，并且包括分别接触下栅电极的垫部分的第一接触插塞部、分别接触中间栅电极的垫部分的第二接触插塞部以及分别接触上栅电极的垫部分的第三接触插塞部。第二接触插塞部中的至少一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的至少一个第一接触插塞部的上表面处的第一直径小，并且第二直径比第三接触插塞部中的至少一个第三接触插塞部的上表面处的第三直径小。
附图说明
[0008]在与附图一起考虑下面的详细描述时，可以更清楚地理解专利技术构思的实施例，在附图中：
[0009]图1是示出根据专利技术构思的实施例的集成电路装置的框图；
[0010]图2是根据专利技术构思的实施例的集成电路装置的存储器单元阵列的等效电路图；
[0011]图3是示出根据专利技术构思的实施例的集成电路装置的组件的平面图；
[0012]图4是沿着图3的线IV
‑
IV
’
截取的剖视图；图5是图4中指示的区域“V”的放大图；并且图6是图4中指示的区域“VI”的放大图；
[0013]图7是示出垫部分的表面凹陷关于接触孔的蚀刻深度的曲线图；
[0014]图8、图9、图10、图11和图12(统称为“图8至图12”)是根据专利技术构思的各种实施例的集成电路装置(200、300、400和500)的相应剖视图；
[0015]图13A、图13B、图13C、图13D和图13E(统称为“图13A至图13E”)是示出根据专利技术构思的实施例的制造集成电路装置的方法的相关剖视图；
[0016]图14是示出根据专利技术构思的实施例的包括集成电路装置的电子系统的概念图；
[0017]图15是进一步示出根据专利技术构思的实施例的包括集成电路装置的电子系统的透视图；以及
[0018]图16和图17是示出根据专利技术构思的实施例的包括集成电路装置的半导体封装件的相应剖视图。
具体实施方式
[0019]在整个书面描述和附图中，相同的附图标号和附图标记用于表示相同或相似的元
件和/或特征。在整个书面描述中，特定几何术语可以用于突出关于专利技术构思的特定实施例的元件、组件和/或特征之间的相对关系。本领域技术人员将认识到的是，这样的几何术语本质上是相对的，在一种或更多中的描述性关系中是任意的，并且/或者涉及示出的实施例的一个或更多个方面。几何术语可以包括例如：高度/宽度；竖直/水平；顶(部)/底(部)；较高/较低；较近/较远；较厚/较薄；近/远；上方/下方；下面/上面；上(部)/中(部)/下(部)；中心/侧部；居中/围绕；上覆/下覆等。
[0020]图1是示出根据专利技术构思的实施例的集成电路装置的框图。
[0021]参照图1，集成电路装置10可以包括存储器单元阵列20和外围电路30。
[0022]存储器单元阵列20可以包括存储器单元块BLK1、BLK2、
……
、BLKn。存储器单元块BLK1、BLK2、
……
、BLKn中的每个可以包括大量的存储器单元。存储器单元块BLK1、BLK2、本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种集成电路装置，所述集成电路装置包括：半导体基底，具有单元区域和与单元区域相邻的连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在由覆盖绝缘层覆盖的连接区域中具有阶梯结构，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以终止于对应的垫部分，并且栅电极包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极；以及接触插塞，设置在连接区域中，并且包括：第一接触插塞部，延伸穿过覆盖绝缘层以分别接触下栅电极的垫部分；第二接触插塞部，延伸穿过覆盖绝缘层以分别接触中间栅电极的垫部分；以及第三接触插塞部，延伸穿过覆盖绝缘层以分别接触上栅电极的垫部分，其中，第二接触插塞部中的至少一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的至少一个第一接触插塞部的上表面处的第一直径小，并且第二直径比第三接触插塞部中的至少一个第三接触插塞部的上表面处的第三直径小。2.根据权利要求1所述的集成电路装置，其中，第三直径比第二直径大并且比第一直径小。3.根据权利要求2所述的集成电路装置，其中，第二直径在第一直径的90％至95％的范围内，并且第二直径在第三直径的95％至99％的范围内。4.根据权利要求2所述的集成电路装置，其中，第一接触插塞部中的另一第一接触插塞部具有与第一直径不同的直径，第二接触插塞部中的每个第二接触插塞部具有第二直径，并且第三接触插塞部中的每个第三接触插塞部具有第三直径。5.根据权利要求4所述的集成电路装置，其中，第一接触插塞部中的所述至少一个第一接触插塞部接触栅电极之中的最下面的栅电极的垫部分。6.根据权利要求1所述的集成电路装置，其中，第二接触插塞部分别接触设置在当从半导体基底的上表面测量时栅极堆叠体的高度的1/4至1/2之间的栅电极的垫部分。7.根据权利要求1所述的集成电路装置，其中，单元区域与第一接触插塞部中的任一个第一接触插塞部之间的距离比单元区域与第二接触插塞部中的任一个第二接触插塞部之间的距离大，并且单元区域与第三接触插塞部中的任一个第三接触插塞部之间的距离比单元区域与第二接触插塞部中的任一个第二接触插塞部之间的距离小。8.根据权利要求1所述的集成电路装置，其中，第一接触插塞部、第二接触插塞部和第三接触插塞部中的每个接触插塞部具有锥形柱形状。9.根据权利要求1所述的集成电路装置，其中，对于栅电极之中的每个栅电极，栅电极的垫部分的上表面比栅电极的任何其他部分高。10.根据权利要求1所述的集成电路装置，所述集成电路装置还包括：外围电路结构，设置在半导体基底与栅极堆叠体之间。11.一种集成电路装置，所述集成电路装置包括：半导体基底，具有单元区域和与单元区域相邻的连接区域；
栅极堆叠体，包括交替堆叠的栅电极和绝缘层，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以终止于对应的垫部分，并且栅电极包括第一栅电极、第二栅电极、第三栅电极和第四栅电极；沟道结构，设置在单元区域中，并且延伸穿过栅极堆叠体；以及接触插塞，设置在连接区域中，并且包括分别接触第一栅电极的垫部分的第一接触插塞部、分别接触第二栅电极的垫部分的第二接触插塞部、分别接触第三栅电极的垫部分...
【专利技术属性】
技术研发人员：洪相范，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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