存储系统、以及三维存储器及其制造方法技术方案

本公开提供了一种三维存储器及其制造方法。本公开还提供了一种存储系统。三维存储器的制造方法包括：在衬底上形成包括多个第一沟道结构的堆叠结构；在堆叠结构上形成包括半导体层和金属硅化物层的顶部选择栅层；以及形成贯穿顶部选择栅层并分别与对应的第一沟道结构相连的多个第二沟道结构。构相连的多个第二沟道结构。构相连的多个第二沟道结构。

Storage system, three-dimensional memory and manufacturing method thereof

【技术实现步骤摘要】
存储系统、以及三维存储器及其制造方法


[0001]本申请的实施方式涉及半导体制造领域，更具体地，涉及存储系统、以及三维存储器及其制造方法。

技术介绍

[0002]一些三维存储器结构中，选用半导体材料制作顶部选择栅(Top Selective Gate,TSG)，该技术中存在顶部选择栅的电阻率高、产生电容电阻延迟(RC delay)以及功耗增加等问题。

技术实现思路

[0003]本申请的一个或多个实施方式提供了可至少部分解决相关技术中存在的至少一个上述缺陷或其它缺陷的存储系统、以及三维存储器及其制造方法。
[0004]根据一个方面，本申请提供了一种三维存储器的制造方法，包括：在衬底上形成包括多个第一沟道结构的堆叠结构；在所述堆叠结构上形成包括半导体层和金属硅化物层的顶部选择栅层；以及形成贯穿所述顶部选择栅层并分别与对应的所述第一沟道结构相连的多个第二沟道结构。
[0005]在一个实施方式中，在所述堆叠结构上形成包括半导体层和金属硅化物层的顶部选择栅层包括：在所述堆叠结构上形成第一半导体层；在所述第一半导体层上形成金属层；以及通过使所述金属层与相邻的所述第一半导体层反应形成金属硅化物层。
[0006]在一个实施方式中，所述第一半导体层包括多晶硅，所述金属层包括钨，以及所述金属硅化物层包括钨硅化物，所述半导体层包括多晶硅。
[0007]在一个实施方式中，所述第一半导体层包括多晶硅，以及在所述堆叠结构上形成包括半导体层和金属硅化物层的顶部选择栅层还包括：所述金属硅化物层诱导所述第一半导体层转变为包括单晶硅的半导体层，其中，所述金属硅化物层传输到所述半导体层的下方。
[0008]在一个实施方式中，在所述堆叠结构上形成所述顶部选择栅层包括：形成包括介电材料并覆盖所述堆叠结构的第一介电层；以及在所述第一介电层上形成所述顶部选择栅层；其中，形成贯穿所述顶部选择栅层并分别与对应的所述第一沟道结构相连的多个第二沟道结构包括：在所述顶部选择栅层上形成包括介电材料的第二介电层；以及形成依次贯穿所述第二介电层、所述顶部选择栅层和所述第一介电层并分别与对应的所述第一沟道结构相连的多个所述第二沟道结构。
[0009]在一个实施方式中，所述方法还包括：形成贯穿所述第二介电层和所述顶部选择栅层的顶部选择栅切线结构。
[0010]在一个实施方式中，在衬底上形成包括多个第一沟道结构的堆叠结构包括：形成贯穿所述堆叠结构的第一沟道孔；在所述第一沟道孔的内壁依次形成存储介质层和第一沟道层；填充所述第一沟道孔在形成所述存储介质层和所述第一沟道层后的剩余部分，形成
第一沟道填充结构；以及在所述第一沟道填充结构的顶部形成与所述第一沟道层相连的第一沟道插塞。
[0011]在一个实施方式中，形成贯穿所述顶部选择栅层并与所述第一沟道结构相连的第二沟道结构包括：形成多个贯穿所述顶部选择栅层并延伸至所述第一沟道插塞的第二沟道孔；在所述第二沟道孔的内壁依次形成第二沟道介电层以及与所述第一沟道插塞相连的第二沟道层；填充所述第二沟道孔在形成所述第二沟道介电层和所述第二沟道层后的剩余部分，形成第二沟道填充结构；以及在所述第二沟道填充结构的顶部形成与所述第二沟道层相连的第二沟道插塞。
[0012]根据另一个方面，本申请提供了一种三维存储器，所述三维存储器包括：堆叠结构，具有贯穿其中的多个第一沟道结构；顶部选择栅层，位于所述堆叠结构上方，并包括半导体层和金属硅化物层；以及多个第二沟道结构，贯穿所述顶部选择栅层并分别与对应的所述第一沟道结构相连。
[0013]在一个实施方式中，在垂直于所述堆叠结构的堆叠方向的平面内，所述第二沟道结构的截面尺寸小于所述第一沟道结构的截面尺寸。
[0014]在一个实施方式中，所述半导体层位于所述金属硅化物层下方。
[0015]在一个实施方式中，所述半导体层包括多晶硅。
[0016]在一个实施方式中，所述半导体层位于所述金属硅化物层上方。
[0017]在一个实施方式中，所述半导体层包括单晶硅。
[0018]在一个实施方式中，所述金属硅化物层包括钨硅化物和/或镍硅化物。
[0019]在一个实施方式中，所述三维存储器还包括：第一介电层，由介电材料构成，位于所述堆叠结构和所述顶部选择栅层之间；以及第二介电层，由介电材料构成，位于所述顶部选择栅层上方，其中，所述第二沟道结构依次贯穿所述第二介电层、所述顶部选择栅层和所述第一介电层并与所述第一沟道结构相连。
[0020]在一个实施方式中，所述第一沟道结构包括：层叠设置的存储介质层、第一沟道层和第一沟道填充结构；以及第一沟道插塞，位于所述第一沟道填充结构的顶部并与所述第一沟道层相连。
[0021]在一个实施方式中，所述第二沟道结构包括：层叠设置的第二沟道介电层、第二沟道层和第二沟道填充结构，其中所述第二沟道层与所述第一沟道插塞相连；以及第二沟道插塞，位于所述第二沟道填充结构的顶部并与所述第二沟道层相连。
[0022]在一个实施方式中，所述三维存储器还包括：顶部选择栅切线结构，贯穿所述第二介电层和所述顶部选择栅层并沿第一方向延伸，将所述顶部选择栅层分区，其中，所述第一方向垂直于所述堆叠结构的堆叠方向。
[0023]本申请的又一方面还提供了一种存储系统，该存储系统包括控制器和至少一个如上所述的三维存储器，其中，控制器与至少一个所述三维存储器电连接，用于控制至少一个所述三维存储器。
[0024]本申请通过在三维存储器中形成包括半导体层和金属硅化物层的顶部选择栅层(TSG)，在能够保证TSG的阈值电压为正值的同时，降低TSG的电阻，提高TSG的导电性能，改善电容电阻延迟问题，减小功耗，有利于提高三维存储器的电学性能。
附图说明
[0025]通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
[0026]图1是根据本申请示例性实施方式的三维存储器的制造方法流程图；
[0027]图2A至图2D是根据本申请一个示例性实施方式的制造三维存储器的方法的工艺示意图；
[0028]图3A至图3C是根据本申请另一示例性实施方式的制造三维存储器的方法的工艺示意图；
[0029]图4是根据本申请一个示例性实施方式的存储系统的示意图；以及
[0030]图5是根据本申请另一个示例性实施方式的存储系统的示意图。
具体实施方式
[0031]为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
[0032]应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器的制造方法，其特征在于，包括：在衬底上形成包括多个第一沟道结构的堆叠结构；在所述堆叠结构上形成包括半导体层和金属硅化物层的顶部选择栅层；以及形成贯穿所述顶部选择栅层并分别与对应的所述第一沟道结构相连的多个第二沟道结构。2.根据权利要求1所述的方法，其中，在所述堆叠结构上形成包括半导体层和金属硅化物层的顶部选择栅层包括：在所述堆叠结构上形成第一半导体层；在所述第一半导体层上形成金属层；以及通过使所述金属层与相邻的所述第一半导体层反应形成金属硅化物层。3.根据权利要求2所述的方法，其中，所述第一半导体层包括多晶硅，所述金属层包括钨，以及所述金属硅化物层包括钨硅化物，所述半导体层包括多晶硅。4.根据权利要求2所述的方法，其中，所述第一半导体层包括多晶硅，以及在所述堆叠结构上形成包括半导体层和金属硅化物层的顶部选择栅层还包括：所述金属硅化物层诱导所述第一半导体层转变为包括单晶硅的半导体层，其中，所述金属硅化物层传输到所述半导体层的下方。5.根据权利要求1所述的方法，其中，在所述堆叠结构上形成所述顶部选择栅层包括：形成包括介电材料并覆盖所述堆叠结构的第一介电层；以及在所述第一介电层上形成所述顶部选择栅层；其中，形成贯穿所述顶部选择栅层并分别与对应的所述第一沟道结构相连的多个第二沟道结构包括：在所述顶部选择栅层上形成包括介电材料的第二介电层；以及形成依次贯穿所述第二介电层、所述顶部选择栅层和所述第一介电层并分别与对应的所述第一沟道结构相连的多个所述第二沟道结构。6.根据权利要求5所述的方法，还包括：形成贯穿所述第二介电层和所述顶部选择栅层的顶部选择栅切线结构。7.根据权利要求1
‑
6中任一项所述的方法，其中，在衬底上形成包括多个第一沟道结构的堆叠结构包括：形成贯穿所述堆叠结构的第一沟道孔；在所述第一沟道孔的内壁依次形成存储介质层和第一沟道层；填充所述第一沟道孔在形成所述存储介质层和所述第一沟道层后的剩余部分，形成第一沟道填充结构；以及在所述第一沟道填充结构的顶部形成与所述第一沟道层相连的第一沟道插塞。8.根据权利要求7所述的方法，其中，形成贯穿所述顶部选择栅层并与所述第一沟道结构相连的第二沟道结构包括：形成多个贯穿所述顶部选择栅层并延伸至所述第一沟道插塞的第二沟道孔；在所述第二沟道孔的内壁依次形成第二沟道介电层以及与所述第一沟道插塞相连的第二沟道层；
填充所述第二沟道孔在形成所述...

【专利技术属性】
技术研发人员：孙昌志，高庭庭，夏志良，刘佳裔，杜小龙，刘小欣，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：