电平变换电路制造技术

独立的控制信号被传输到驱动器控制单元和输出晶体管的每一个，以便防止驱动器控制单元和输出晶体管在同时工作并且减小直通电流。因为晶体管比率可以被容易地选择，因此增加了设计灵活性程度，并取得速度方面的改善。

【技术实现步骤摘要】

本专利技术涉及一种电平变换电路，具体来讲涉及一种用于变换小幅值信 号电平的电平变换电路以及包括电平变换电路和/或小幅值信号电平变 换电路的半导体电路。2.
技术介绍
近年来，随着大规模集成(LSI)电路的集成规模和速度日益增高， LSI电路消耗的电流总量引起了人们的关注。例如，当DRAM的集成 规模增加两倍，其电流消耗并不只增加两倍。并且，因为时钟频率增 加了，所增加的频率总量导致电流消耗增加。迄今，例如已经采取了 降低电源电压的措施来降低电流消耗。为了实现上述方法，晶体管的 容量必须显著地提高，即使在很多情况下容量已经被提高到了饱和的 水平。已经建议了不同类型的方法作为不要求处理技术开发的低功率消 耗技术。例如，在芯片上提供的块之间的远距离配线上的信号幅值的 降低对于降低工作电流效果显著。在使用大约256Mbit的DRAM的情 况下，例如，总脉冲(burst)电流IDD4的大约45%与芯片上的配线 中流动的充/放电电流相应。因此，当配线中的充/放电电流降低到 二分之一时，即，当配线中的信号幅值降低到二分之一时，脉冲电流 IDD4降低22.5%。但是，将配线中的信号幅值降低到小电平出现了若干问题。第一，电平变换电路需要一个电路来接收小幅值信号。迄今，电平变换电路 在许多地方都工作在低速并且使用小幅值信号，这牺牲了接收小幅值 信号的电路的特点。因此，电平变换电路几乎不被使用.图1A， 1B和1C示出了用于传输小幅值信号的驱动电路，以及图2A， 2B和2C示出了其中的波形。 一般而言，CMOS电路的输出幅值 由负载侧的PMOS晶体管的源极电压和驱动器侧NMOS晶体管的源极 电压决定。在图1A， 1B和1C中的小幅值驱动器电路中，PMOS晶体 管的源极电压被处理得与NMOS晶体管的源极电压不同，以便获得小 幅值信号。图1A中的小幅值驱动器电路包括电源电压VDD、连接到地电压 VSS的倒相电路、电源电压VDDL、和连接到地电压VSSH的驱动倒 相电路。驱动倒相电路将比电源电压VDD低的电源电压VDDL传送到 负载侧的PMOS晶体管的源极电压，并且将比地电压VSS高的地电压 VSSH传送到驱动器侧的NMOS晶体管的源极电压。因此，如图2A所 示，将输入信号幅值VDD — VSS作为小幅值信号VDDL — VSSH来传 送。此时，PMOS晶体管的栅源极之间的电压Vgs与幅值VDDL —VSS 相应。进一步，NMOS晶体管的栅源极电压Vgs与幅值VDD — VSSH 相应。因为两个电压都较小，所以每个晶体管的开起电流Ids都较小并 且充放电配线的容量较小。从而，每个晶体管的信号传输速度都较低。 因此，每个PMOS和NMOS晶体管的阈值(Vt)在输出级被降低，以 便低于普通晶体管的阈值。从而，每个PMOS和NMOS晶体管的开起 电流增高，以便配线的充放电容量和信号传输速度增加。另一方面，在图1B和1C中所示的每个小幅值驱动器电路中，在 高电平侧的晶体管或低电平侧的晶体管的电压都是低。图2B和2C示 出了图1B和1C中所示的小幅值驱动器电路产生的波形。在图1B所 示的小幅值驱动器电路中，小于电源电压VDD的电源电压VDDL被传 输到负载侧的PMOS晶体管的源极电压，并且将其幅值电平指示为VDDL — VSS。但是，当小幅值信号下降时，NMOS晶体管的栅极电压 是电源电压VDD并且其源极电压是电源电压VSS。因此，电压Vgs 与幅值VDD — VSS相应。但是，当小幅值信号增加时，栅极电压相应 于电源电压VSS，并且源极电压相应于电源电压VDDL。因此，电压 Vgs与幅值VDDL —VSS相应，电流Ids减小，并且输入信号的上升速 度变低。从而，已经开发出了用于通过仅仅降低驱动器电路中PMOS 晶体管的阈值来增加信号传输速度的配置。图1C和2C示出了比地电压VSS高的地电压VSSH被传输到 NOMS晶体管的源极电压的范例，其中幅值电平被表示为VDDL到 VSS。在该范例中，当小幅值信号增加时，PMOS晶体管的栅极电压相 应于地电压VSS，并且其源极电压相应于电源电压VDD。因此，电压 Vgs与幅值VDD到VSS相应。但是，当小幅值信号下降时，栅极电压 相应于电源电压VDD，并且源极电压相应于电源电压VDDL，以便电 压Vgs与幅值VDD到VSSH相应。因此，电流Ids减小，并且输出信 号的下降速度变低。从而，已经开发出了通过仅仅降低驱动器电路中 NMOS晶体管的阈值来增加信号传输速度的配置。图3示出了第一已知的电平变换电路。第一已知的电平变换电路 接受小幅值信号(VDDL到VSS)作为输入信号，并且由于输入级的 比率操作而输出全幅值信号。因此，输入级电路的PMOS晶体管的容 量小并且输入级电路的NMOS晶体管的容量大，从而使得PMOS晶体 管和NMOS晶体管来实现比率操作。因此，节点N12和N13的下降速 度高，而其上升速度低。因此，即使第一已知电平变换电路可以在输 入信号IN增加时产生高速的输出信号，第一已知电平变换电路在输入 信号IN下降时产生低速的输出信号。特别地，在信号上升速度和信号 下降速度之间出现了差别。因此，第一已知电平变换电路不能被用于 信号在下降和上升时都需要以高速跃迁的情况。图4示出了根据日本未审专利申请公开号2002—135107的第二已知电平变换电路配置，该申请公开了用于解决上述第一已知电平变换 电路的问题的技术。第二已知电平变换电路使用防止输出信号被电平 变换电路的比率操作产生的时间延迟影响的方法。在与第一已知电平变换电路以相同的方式配置的第二已知电平变换电路中，由于PMOS 晶体管和NMOS晶体管的比率操作，节点N12和N13的上升速度高且 其下降速度低。第二已知电平变换电路使用了仅仅将导致第二已知电 平变换电路高速工作的输入信号上升告知输出信号的电路技术。但是， 因为互补输入级中的一个较慢，所以电源电压VDD和地电压VSS之 间的直通电流较大。并且，图5示出了第三已知电平变换电路配置，它在日本未审专 利申请公开号7 — 307661中公开，并且它被提供用于小幅值信号电平 (VDDL至I」VSSH)。第三已知电平变换电路由比电源电压VDD低的 电源电压VDDL和比地电压VSS高的地电压VSSH来操作，即信号幅 值VDDL到VSSH。第三已知电平变换电路的接收器第一级包含反相 缓冲器电路和用于降低电源电压VDD的源极跟随器晶体管。当输入信 号IN上升和变化时，节点N16下降并且直通电流产生。此时，源极跟 随器晶体管将电源电压降低，以便减小直通电流。当输入信号下降并 变化时，节点N16上升，以便输出信号OUT下降。因为输出信号OUT 下降，反馈PMOS晶体管接通以便节点N16的电压下降到电源电压 VDD。因为第三已知电平变换电路的工作速度很容易受到PMOS晶体 管和NMOS晶体管的比率操作以及接受小幅值信号的全幅电路的配置 的影响，所以小幅值电压电平、晶体管阈值、和接收器第一级的比率 需要谨慎选择以便防止直通电流产生。
技术实现思路
上述的已知的电平变换电路具有如下问题。SP，即使通过增加接 收器第一级中晶体管的比率以及在电源电压侧添加压降电路，来配置 每个已知的电平变换电路来减小直通本文档来自技高网...

【技术保护点】
一种电平变换电路，包括：输出单元，该输出单元包括用于输出第一电源电平大幅值信号的第一晶体管和用于输出第二电源电平大幅值信号的第二晶体管；ＰＭＯＳ侧电源控制单元，包含第三和第四晶体管的；以及ＮＭＯＳ侧电源控制单元，包含第五和第六晶体管，其中，当第一晶体管被接通时，第三晶体管被接通，在第二电源电平大幅值输出信号被导致跃迁到第一电源电平大幅值输出信号之后，第三晶体管被截止，并且第四晶体管被接通，以及当第二晶体管被接通时，在第一电源电平大幅值输出信号被导致跃迁到第二电源电平大幅值输出信号之后，第五晶体管被截止，并且第六晶体管被接通。

【技术特征摘要】
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【专利技术属性】
技术研发人员：永田恭一，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：JP[日本]