动态随机存取存储器电容器及其制备方法技术

本发明专利技术提供一种动态随机存取存储器电容器及其制备方法。其中，DRAM电容器包括介电层，所述介电层包括：高介电材料层；和低介电损耗材料层，设置在所述高介电材料层两侧表面。本发明专利技术的DRAM电容器的介电层包括高介电材料层和设置在高介电材料层两侧表面的低介电损耗材料层，高介电材料层可以提高介电层的介电常数，使其具有更好的介电性能；两侧表面设置的低介电损耗材料层可以有效解决高介电材料层的介电损耗，从而实现介电层的高介电常数和低介电损耗的目的。本发明专利技术的DRAM电容器制程简单，便于工业化生产。便于工业化生产。便于工业化生产。

【技术实现步骤摘要】
动态随机存取存储器电容器及其制备方法


[0001]本专利技术属于半导体元件领域，具体涉及一种动态随机存取存储器电容器及其制备方法。

技术介绍

[0002]随着电子工业向多功能化发展，电子器件的集成化、小型化和高性能化已经成为一种趋势。对于DRAM电容器来说，其中的介电材料层也越来越薄，不仅工艺制程越来越难达到，还会导致介电损耗也越来越高。
[0003]提供一种具有高介电常数和低介电损耗的DRAM电容器介电层成为亟待解决的问题。

技术实现思路

[0004]为了解决上述问题，本专利技术提供一种DRAM电容器及其制备方法。
[0005]本专利技术一方面提供一种动态随机存取存储器电容器，包括介电层，所述介电层包括：高介电材料层；和低介电损耗材料层，设置在所述高介电材料层两侧表面。
[0006]根据本专利技术的一实施方式，所述介电层包括一层以上的所述高介电材料层。
[0007]根据本专利技术的另一实施方式，所述高介电材料层与所述低介电损耗材料层的厚度比为200-100：1，所述低介电损耗材料层的厚度为0.34nm-10nm。
[0008]根据本专利技术的另一实施方式，所述高介电材料层包括掺杂的介电陶瓷材料，所述掺杂的介电陶瓷材料为Ag、In、Sb、Bi、Ta、La、Nd、Ce中一种或多种金属掺杂的HfO2、TiO2、ZrO2、CeO2中一种或多种介电陶瓷材料。
[0009]根据本专利技术的另一实施方式，以所述掺杂的介电陶瓷材料的总重量计，所述Ag、In、Sb、Bi、Ta、La、Nd、Ce中一种或多种金属掺杂的掺杂重量含量为1.5％-3.5％。
[0010]根据本专利技术的另一实施方式，所述低介电损耗材料层包括聚酰亚胺、聚偏氟乙烯、环氧树脂、聚苯乙烯、氧化石墨烯中的一种或多种。
[0011]本专利技术另一方面提供一种动态随机存取存储器电容器的制备方法，包括：S1，形成低介电损耗材料层；S2，在所述低介电损耗材料层上形成高介电材料层；S3，在所述高介电材料层上形成低介电损耗材料层。
[0012]根据本专利技术的一实施方式，依次重复所述S2、S3步骤至少一次。
[0013]根据本专利技术的另一实施方式，所述高介电材料层包括掺杂的介电陶瓷材料，通过原子层沉积所述掺杂的介电陶瓷材料形成所述高介电材料层。
[0014]根据本专利技术的另一实施方式，所述掺杂的介电陶瓷材料为Ag、In、Sb、Bi、Ta、La、Nd、Ce中一种或多种金属掺杂的HfO2、TiO2、ZrO2、CeO2中一种或多种介电陶瓷材料。
[0015]本专利技术的DRAM电容器的介电层包括高介电材料层和设置在高介电材料层两侧表面的低介电损耗材料层，高介电材料层可以提高介电层的介电常数，使其具有更好的介电性能；两侧表面设置的低介电损耗材料层可以有效解决高介电材料层的介电损耗，从而实
现介电层的高介电常数和低介电损耗的目的。本专利技术的DRAM电容器制程简单，便于工业化生产。
附图说明
[0016]通过参照附图详细描述其示例实施方式，本专利技术的上述和其它特征及优点将变得更加明显。
[0017]图1A是本专利技术一实施方式的DRAM电容器的局部剖面示意图。
[0018]图1B是图1A中DRAM电容器的介电层的局部放大示意图。
[0019]图2A本专利技术另一实施方式的DRAM电容器的局部剖面示意图。
[0020]图2B是图2A中DRAM电容器的介电层的局部放大示意图。
[0021]其中，附图标记说明如下：
[0022]1：第一电容器电极
[0023]2：介电层
[0024]21，21a，21b：第一低介电损耗材料层
[0025]22：掺杂的介电陶瓷材料层
[0026]221，221a，221b：介电陶瓷材料粒子
[0027]222，222a，222b：掺杂粒子
[0028]23：第二低介电损耗材料层
具体实施方式
[0029]现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本专利技术将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中，为了清晰，夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
[0030]本文中术语“高介电常数材料是指介电常数高于4的材料；术语“低介电损耗材料”是指介电损耗低于0.2的材料。
[0031]本专利技术的动态随机存取存储器电容器，包括介电层，其中介电层包括高介电材料层和设置在高介电材料层两侧表面的低介电损耗材料层。高介电材料可以提高介电层的介电常数，使其具有更好的介电性能。两侧表面设置的低介电损耗材料层可以有效解决高介电材料层的介电损耗，从而实现介电层的高介电常数和低介电损耗的目的。
[0032]在可选的实施方式中，如图1A所示，介电层2包括一层高介电材料层22和设置在内侧的、与DRAM电容器的第一电容器电极1表面的第一低介电损耗材料层21和设置在外侧的第二低介电损耗材料层23。
[0033]在可选的实施方式中，如图2A所示，介电层2包括两层高介电材料层22，即高介电材料层22a和22b。也就是说，高介电材料层22a、22b与低介电损耗材料层21a、21b、23交替排列。
[0034]以上两种方式仅是列举，介电层还可以是更多层的堆叠，例如包含3层高介电材料层和4层低介电损耗材料层的堆叠、或者包含4层高介电材料层和5层低介电损耗材料层的
堆叠等等。
[0035]在可选的实施方式中，高介电材料层与低介电损耗材料层的厚度比为200-100：1。根据电容串联的相关公式，可知高介电材料层的厚度与低介电损耗材料层的厚度比越大，介电层的介电常数越接近高介电材料层的介电常数，因此为了发挥高介电材料层的高介电常数性能，趋向于选择更大的厚度比。但同时考虑工艺可行性和介电层的总体厚度，优选高介电材料层与低介电损耗材料层的厚度比为200-100：1。本领域技术人员可以根据具体的需要选择其中的任何数值，例如190：1、180：1、170：1、160：1、150：1、140：1、130：1、120：1、110：1等等。低介电损耗材料层的厚度可以是0.34nm-10nm。当低介电损耗材料层为氧化石墨烯层时，可以采用单层氧化石墨烯作为低介电损耗材料层，单层氧化石墨烯层的厚度为0.34nm。综合考虑电容器的性能、工艺可行性、材料的种类和成本等因素，选择适当的低介电损耗材料层的厚度，例如但不限于为1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm等等。
[0036]在可选的实施方式中，高介电材料层可以但不限于，由掺杂的介电陶瓷材料形成。掺杂的介电陶瓷材料可以是Ag、In、Sb、Bi、Ta、La、Nd、Ce中一种或多种金属掺杂的HfO2、TiO2、ZrO2、CeO2中一种或多种介电陶瓷材料。以掺杂的介电陶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种动态随机存取存储器电容器，包括介电层，其特征在于，所述介电层包括：高介电材料层；和低介电损耗材料层，设置在所述高介电材料层两侧表面。2.根据权利要求1所述的动态随机存取存储器电容器，其特征在于，所述介电层包括一层以上的所述高介电材料层。3.根据权利要求1所述的动态随机存取存储器电容器，其特征在于，所述高介电材料层与所述低介电损耗材料层的厚度比为200-100：1，所述低介电损耗材料层的厚度为0.34nm-10nm。4.根据权利要求1所述的动态随机存取存储器电容器，其特征在于，所述高介电材料层包括掺杂的介电陶瓷材料，所述掺杂的介电陶瓷材料为Ag、In、Sb、Bi、Ta、La、Nd、Ce中一种或多种金属掺杂的HfO2、TiO2、ZrO2、CeO2中一种或多种介电陶瓷材料。5.根据权利要求4所述的动态随机存取存储器电容器，其特征在于，以所述掺杂的介电陶瓷材料的总重量计，所述Ag、In、Sb、Bi、Ta、La、Nd、Ce中一...

【专利技术属性】
技术研发人员：陈卓，王盈智，王士欣，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：