用于为电源提供静电放电保护的方法和装置制造方法及图纸

一种用于保护设备电源的静电放电（ＥＳＤ）保护电路，包括主放电晶体管，其漏极耦合到设备的电源电压线，源极耦合到地。该ＥＳＤ保护电路还包括控制电路，以响应于ＥＳＤ事件调制主放电晶体管的体，从而创建到地的电流放电通路。

【技术实现步骤摘要】

本专利技术的实施例涉及静电放电(ESD)保护设备。更具体地，本 专利技术的实施例涉及这样的方法和装置，它们用于使用有源体(bulk) 触发钳位方案来为电源提供ESD保护。
技术介绍
ESD是两个物体之间静电电荷的转移。它是通常在两个不同电 势的物体彼此接触时产生的快速事件。当在邻近区域中的两个物体 之间产生高静电场时，也会出现ESD。在半导体领域中，ESD会引 起设备故障是公知的。存在若干工业标准的ESD模型，它们定义了如何在静电生成和 放电的不同情况下测试半导体器件的ESD敏感性。例如，人体模型 (HBM )模拟带电体直接将其积累的静电电荷转移至ESD敏感设备 的ESD现象。机器模块(MM)模拟从带电机器、夹具或者工具到 较低电势的ESD敏感设备的更快速并且更严重的静电放电。带电设 备模型(CDM)模拟从带电设备到较低电势的另一物体的积累静电 电荷的转移。过去，用于电源的传统ESD保护设备包括基于晶体管骤回 (snapback)的电路以及阻容(RC )触发的电路。基于晶体管骤回某个临界电平切换到归因于雪崩注入的高导通。基于RC触发的电路利用与电阻器和电容器相关联的RC时间常数来响应于ESD事件而 控制放电电路。
技术实现思路
根据本专利技术的实施例，公开了用于为电源提供静电放电(ESD) 保护的方法和装置。该方法和装置利用了有源体触发钳位方案，该 方案并不具有基于晶体管骤回的电路(实际上很难精确建模)或者 RC触发方式(可能会经历快速电源斜坡的问题)的限制。在一个实 施例中，通过可以使用置于VCC和VSS之间的NMOS NPN寄生晶 体管实现的主放电晶体管来提供接通路径。在此实施例中，主放电 晶体管的漏极耦合至设备的电源电压线，其源极耦合至地。控制电 路响应于ESD事件，对主放电晶体管的体部分进行调制，以产生接 i也的电^^t电^各^:。附图说明将通过示例的方式示出本专利技术的特征和优势，而决不是意在将 本专利技术的范围限制于所示具体实施例。图1示出了根据本专利技术示例性实施例的、其上驻留有静电放电 (ESD)保护电路的设备。图2示出了根据本专利技术实施例的示例性ESD保护电路。图3示出了根据本专利技术第一实施例的、具有VT降元件的示例性 ESD保护电路。图4示出了根据本专利技术第二实施例的、具有VT降元件的示例性 ESD保护电路。图5示出了根据本专利技术第一实施例的、具有栅极接地元件的示 例性ESD保护电路。图6示出了根据本专利技术第二实施例的、具有栅极接地元件的示例性ESD保护电路。图7示出了根据本专利技术示例性实施例的、用于提供ESD保护的 方法的流程图。具体实施例方式在以下描述中，出于说明的目的，给出了特定术语以提供对本 专利技术的实施例的全面的理解。对于本领域技术人员而言显而易见的 是并不要求描述中的具体细节来实现本专利技术的实施例。在其他示 例中，以框图的形式示出了公知的电路、设备和程序，以避免不必 要地混淆本专利技术的实施例。图1示出了根据本专利技术示例性实施例的、其上驻留有静电放电 (ESD)保护电路的设备100。在此示例中，设备100是可以在其上 实现系统的目标设备，诸如FPGA。目标设备100可以是具有分层结 构的芯片，其中该分层结构可以利用形成在其中的电路的布线位置 特性。目标设备100包括多个逻辑阵列块(LAB)。每个LAB可以从 多个逻辑块、进位链、LAB控制信号、(查找表)LUT链和寄存器 链连接线形成。逻辑块是提供用户逻辑功能的有效实现的小逻辑单 元。逻辑块包括一个或多个组合单元和寄存器，其中每个组合单元 具有单个输出。根据本专利技术的一个实施例，逻辑块可以与逻辑元件 (LE)(诸如，在八^^@公司制造的StratixTM中找到的那些)或者 组合逻辑块(CLB)(诸如，在Xilinx 有限公司制造的VirtexTM中 找到的那些)类似地进行操作。在此实施例中，逻辑块可以包括具 有可配置寄存器的四输入查找表(LUT)。根据本专利技术的可选实施 例，逻辑块可以与自适应逻辑模块(ALM)(诸如，在八^『&@公司 制造的Stratix顶中找到的那些)类似地进行操作。LAB在目标设备 100中可以被分组为行和列。LAB的列示出为111-116。应当理解， 逻辑块可以包括另外的或者可替代的组件。目标设备100包括存储器块。该存储器块例如可以是提供专用真正双端口、简单双端口的双端口随机访问存4诸器(RAM)块，或 者可以是在高达各种频率处高达各种位宽的单端口存储器。存储器 块可以在选择的LAB之间跨过目标设备分组成列，或者单独地或成 对地定位在目标设备100中。存储器块的列示出为121-124。目标设备100包括数字信号处理(DSP)块。该DSP块可以用 来实现具有加或减特征的各种配置的乘法器。该DSP块包括移位寄 存器、乘法器、加法器和累加器。DSP块可以跨过目标设备100分 组成列，其示出为131。目标设备100包括多个输入/输出元件(IOE) 140。每个IOE在 目标设备100上提供I/O管脚(未示出)。IOE 140沿着目标设备100 的外围定位于LAB行和列的端部。每个IOE包括双向1/0缓沖器和 用于寄存输入信号、输出信号和输出使能信号的多个寄存器。当寄 存器与专用块一起使用时，寄存器为外部存储器设备提供性能上和 接口上的支持。目标设备100可以包括路由资源，诸如LAB局部互连线、行互 联线(H型线)，以及列互联线(V型线)(未示出)， 以便在目标设备上的部件之间路由信号。目标设备100包括用于将外部电源连接至目标设备的多个输入。 每个输入可以具有相应的ESD保护电路。ESD保护电路进行操作， 以为目标设备上与来自ESD事件的输入相对应的电源电压线提供保 护。例如，如果更高电势的对象与目标设备100相接触，导致在电 源电压线上出现了电压尖峰信号，则ESD保护电路可以操作来提供 接地路径，以避免电压尖峰信号损毁目标设备上的电路。图1示出 了具有单个ESD保护电路的单个输入170。应当理解，在目标设备 100上也可以驻留另外的输入和ESD保护电路。图1示出了目标设备的示例性实施例。应当理解，系统可以包 括多个级联在一起的目标设备，诸如图1中所示。还应当理解，目 标设备可以包括以与目标设备100上的方式不同的方式布置的可编 程逻辑设备。目标设备还可以包括除了参照目标设备100描述的那些资源外的FPGA资源。这样，尽管在此描述的本专利技术可以在图1 描述的架构上利用，但是还应当理解，本专利技术还可以在不同的架构 上利用，诸如Altera⑧公司在其APEXTM、 StratixTM、 CycloneTM、 Stratix II 、 Stratix III、 Cyclone II、和Cyclone III系列芯片所利用 的架构，以及Xilinx⑧有限公司在其VirtexTM、 Virtex II、 Virtex II-PRO、 Virtex IVtm、 virtex Vtm以及Spartan-3芯片线所利用的架 构。图2示出了根据本专利技术实施例的示例性ESD保护电路200。 ESD 保护电路200可以用来实现图1中ESD保护电路180。 ESD保护电 路200连接至用于驻留在201 ( VCC)上的设备的电源电压线。ESD 保护电本文档来自技高网...

【技术保护点】
一种用于保护设备电源的静电放电（ＥＳＤ）保护电路，包括：　主放电晶体管，其漏极耦合到该设备的电源电压线，其源极耦合至地；以及　控制电路，其响应于ＥＳＤ事件调制该主放电晶体管的体以产生到地的电流放电通路。

【技术特征摘要】
US 2007-8-31 60/967,079;US 2007-9-25 11/903,9311. 一种用于保护设备电源的静电放电(ESD)保护电路，包括:主放电晶体管，其漏极耦合到该设备的电源电压线，其源极耦合至地；以及控制电路，其响应于ESD事件调制该主放电晶体管的体以产生到地的电流放电通路。2. 如权利要求l所述的装置，其中该控制电路包括接地晶体管，其耦合至该设备的电源电压线和该主放电晶体管的 体；以及阈值电压(VT)降元件，其耦合至该电源电压线和该主放电晶体管的体。3. 如权利要求2所述的装置，其中该接地晶体管在该设备开启 时提供了到地的通路。4. 如权利要求2所述的装置，其中该VT降元件被配置以使高 于该设备电源电压的电压电平降低。5. 如权利要求2所述的装置，其中该VT降元件包括串联连接 的一个或多个二极管。6. 如权利要求2所述的装置，其中该VT降元件包括串联连接 的一个或多个PMOS晶体管。7. 如权利要求l所述的装置，其中该主放电晶体管是NMOS晶 体管。8. 如权利要求2所述的装置，其中该接地晶体管是NMOS晶体官。9. 如权利要求1所述的装置，进一步包括耦合至该主放电晶体 管栅极的栅极接地元件。10. 如权利要求9所述的装置，其中该栅极接地元件包括到地的连接。11. 如权利要求9所述的装置，其中该栅极接地元件包括NMOS晶体管。12. —种现场可编程...

【专利技术属性】
技术研发人员：S佩里塞蒂，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]