三维存储器及其制备方法、电子设备技术

本申请提供的三维存储器，电连接层设于衬底的一侧，第一子台阶结构和第二子台阶结构分别设于电连接层的两侧的同时，第一子台阶结构与第二子台阶结构靠近电连接层一侧的尺寸大于背离电连接层一侧的尺寸，极大减小了三维存储器的尺寸；由于第一沟道结构和第二沟道结构通过电连接层进行导通，不需要将第二沟道结构和第一沟道结构进行对准，避免了因对准和覆盖所带来的电路短路、质量隐患及产量损失等问题，同时还减少了对准的制备步骤，降低了三维存储器的制备难度，提升三维存储器的质量和产量，进而提供了三维存储器的制备方法、电子设备。备。备。

【技术实现步骤摘要】
三维存储器及其制备方法、电子设备


[0001]本申请属于半导体
，具体涉及三维存储器及其制备方法、电子设备。

技术介绍

[0002]由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。但随着三维存储器的存储结构层数的持续增加，存储密度和互连密度持续增加，制备的存储结构中的各结构之间的精确对准和覆盖(overlay)控制变的十分越来越难，由于难以对准和覆盖所带来的电路短路、质量隐患及产量损失一直难以解决。

技术实现思路

[0003]鉴于此，本申请第一方面提供了一种三维存储器，包括：
[0004]衬底；
[0005]电连接层，设于所述衬底的一侧；
[0006]台阶结构，包括第一子台阶结构和第二子台阶结构，所述第一子台阶结构和所述第二子台阶结构分别设于所述电连接层的两侧，且所述第一子台阶结构连接所述衬底，第一子台阶结构与第二子台阶结构靠近所述电连接层一侧的尺寸大于背离所述电连接层一侧的尺寸；
[0007]第一沟道结构，贯穿所述第一子台阶结构，所述第一沟道层的一端连接所述电连接层，另一端连接所述衬底；
[0008]第二沟道结构，贯穿所述第二子台阶结构，所述第二沟道结构连接所述电连接层。
[0009]本申请第一方面提供的一种三维存储器，电连接层设于衬底的一侧，第一子台阶结构连接衬底，第一子台阶结构和第二子台阶结构分别设于电连接层的两侧的同时，第一子台阶结构与第二子台阶结构靠近电连接层一侧的尺寸大于背离电连接层一侧的尺寸，极大减小了三维存储器的尺寸；由于第一沟道结构贯穿第一子台阶结构的同时其两端连接电连接层和衬底，第二沟道结构贯穿第二子台阶结构的同时也连接电连接层，以使第一沟道结构和第二沟道结构通过电连接层进行导通，不需要将第二沟道结构和第一沟道结构进行对准，避免了因对准和覆盖所带来的电路短路、质量隐患及产量损失等问题，同时还减少了对准的制备步骤，极大的降低了三维存储器的制备难度，提升三维存储器的质量和产量。
[0010]本申请第二方面提供了一种电子设备，所述电子设备包括处理器和如本申请第一方面提供的所述三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
[0011]本申请第二方面提供的电子设备，通过采用处理器和如本申请第一方面提供的三维存储器，极大减小了三维存储器的尺寸，避免了因对准和覆盖所带来的电路短路、质量隐患及产量损失等问题，同时还减少了对准的制备步骤，极大的降低了三维存储器的制备难度，提升三维存储器的质量和产量。
[0012]本申请第三方面提供了一种三维存储器的制备方法，包括：
[0013]提供基底；
[0014]在所述基底上形成叠层结构，并形成贯穿所述叠层结构的第一沟道结构；
[0015]在所述叠层结构上形成电连接层；其中，所述电连接层的延伸方向与所述衬底的延伸方向相同，所述第一沟道层的一端连接所述电连接层，另一端连接所述衬底；
[0016]在所述电连接层背离所述叠层结构的一侧形成第二子台阶结构；
[0017]形成贯穿所述第二子台阶结构的第二沟道结构，所述第二沟道结构连接所述电连接层；
[0018]去除所述基底；
[0019]对所述叠层结构的边缘进行刻蚀，以形成第一子台阶结构；其中，所述第一子台阶结构与所述第二子台阶结构靠近所述电连接层一侧的尺寸大于背离所述电连接层一侧的尺寸。
[0020]本申请第三方面提供的三维存储器的制备方法，通过在电连接层的两侧分别形成第一子台阶结构和第二子台阶结构，极大减小了三维存储器的尺寸，且第一沟道结构贯穿第一子台阶结构的同时其两端连接电连接层和衬底，第二沟道结构贯穿第二子台阶结构的同时也连接电连接层，以使第一沟道结构和第二沟道结构通过电连接层进行导通，在第二沟道结构和第一沟道结构制备的过程中不需要考虑两者的对准问题，避免了因对准和覆盖所带来的电路短路、质量隐患及产量损失等问题，同时还减少了对准的制备步骤，极大的降低了三维存储器的制备难度，提升三维存储器的质量和产量。
附图说明
[0021]为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。
[0022]图1为本申请一实施方式中三维存储器的结构示意图。
[0023]图2为本申请另一实施方式中三维存储器的结构示意图。
[0024]图3为本申请又一实施方式中三维存储器的结构示意图。
[0025]图4为本申请又一实施方式中三维存储器的结构示意图。
[0026]图5为本申请又一实施方式中三维存储器的结构示意图。
[0027]图6为本申请一实施方式中三维存储器的局部结构示意图。
[0028]图7为本申请一实施方式中三维存储器的制备方法的工艺流程图。
[0029]图8为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
[0030]图9为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
[0031]图10为本申请又一实施方式中三维存储器的制备方法的工艺流程图。
[0032]标号说明：
[0033]三维存储器
‑
1，衬底
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10，台阶结构
‑
20，第一子台阶结构
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21，第一台阶区
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A，第一存储区
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B，第二子台阶结构
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22，第二台阶区
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C，第二存储区
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D，堆叠对
‑
23，绝缘层
‑
231，栅极层
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232，电连接层
‑
30，第一沟道结构
‑
40，第一子沟道结构
‑
41，沟道层
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411，存储器层
‑
412，第二子沟道结构
‑
42，第二沟道结构
‑
50，第一栅缝结构
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60，第二栅缝结构
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70，第一平坦层
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80，第一覆盖层
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81，第一层间介质层
‑
82，第一接触件
‑
83，第一连接件
‑
84，第一插塞
‑
85，第二平坦层
‑
90，第二覆盖层
‑
91，第二层间介质层
‑
92，第二接触件
‑
93，第二连接件
‑
94，
第二插塞
‑
95。
具体实施方式
[0034]以下是本申请的优选实施方式，应当指出，对于本
的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器，其特征在于，包括：衬底；电连接层，设于所述衬底的一侧；台阶结构，包括第一子台阶结构和第二子台阶结构，所述第一子台阶结构和所述第二子台阶结构分别设于所述电连接层的两侧，且所述第一子台阶结构连接所述衬底，所述第一子台阶结构和所述第二子台阶结构靠近所述电连接层一侧的尺寸大于背离所述电连接层一侧的尺寸；第一沟道结构，贯穿所述第一子台阶结构，所述第一沟道层的一端连接所述电连接层，另一端连接所述衬底；第二沟道结构，贯穿所述第二子台阶结构，所述第二沟道结构连接所述电连接层。2.如权利要求1所述的三维存储器，其特征在于，所述第一子台阶结构和所述第二子台阶结构均包括多个堆叠对，所述多个堆叠对的长度从靠近所述电连接层到远离所述电连接层的方向上依次减小。3.如权利要求1所述的三维存储器，其特征在于，所述第一沟道结构在所述电连接层上的正投影与所述第二沟道结构在所述电连接层上的正投影至少部分重叠或间隔设置。4.如权利要求1所述的三维存储器，其特征在于，所述第一沟道结构的开口尺寸从远离所述电连接层到靠近所述电连接层的方向上逐渐增大，所述第二沟道结构的开口尺寸从远离所述电连接层到靠近所述电连接层的方向上逐渐减小。5.如权利要求1所述的三维存储器，其特征在于，所述电连接层在水平方向上凸出所述台阶结构。6.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括第一栅缝结构和第二栅缝结构，所述第一栅缝结构贯穿所述第一子台阶结构，并连接所述电连接层，所述第二栅缝结构贯穿所述第二子台阶结构，并连接所述电连接层。7.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括第一平坦层、第二平坦层、多个第一接触件、多个第二接触件、多个第一连接件、及多个第二连接件；所述第一子台阶结构包括第一台阶区和第一存储区，所述第二子台阶结构包括第二台阶区和第二存储区，所述第一平坦层覆盖所述第一子台阶结构，所述第二平坦层覆盖所述第二子台阶结构，所述多个第一接触件贯穿所述第一平坦层并连接所述第一台阶区，所述多个第二接触件贯穿所述第二平坦层并连接所述第二台阶区，所述第一连接件贯穿所述第一平坦层并连接所述第一沟道结构，所述第二连接件贯穿所述第二平坦层并连接所述第二沟道结构。8.如权利要求7所述的三维存储器，其特征在于，所述三维存储器还包括第一插塞和第二插塞，所述第一插塞设于所述第一沟道结构远离所述电连接层的一侧并连接所述第一连接件，所述第二插塞设于所述第二沟道结构远离所述电连接层的一侧并连接所述第二连接件。9.如权利要求1所述的三维存储器，其特征在于，所述第一沟道结构包括第一子沟道结构和第二子沟道结构，所述第一子沟道结构相较于所述第二子沟道结构靠近所述电连接层，所述第一子沟道结构连接所述电连接层，所述第二子沟道结构凸出于所述衬...

【专利技术属性】
技术研发人员：杨永刚，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：