三维存储器及其形成方法技术

本申请提供了一种三维存储器及其形成方法，该三维存储器包括：第一半导体层，包括隔离结构，隔离结构包括非晶硅；至少一个第一贯穿触点，设于所述第一半导体层内，其中，所述隔离结构在其周向上包围所述第一贯穿触点；以及堆叠结构，位于所述第一半导体层上。本申请提供的三维存储器的隔离结构在其径向上的宽度可大于第一贯穿触点和隔离层在相同方向的尺寸之和，能够降低第一贯穿触点与邻近器件的寄生电容。电容。电容。

【技术实现步骤摘要】
三维存储器及其形成方法


[0001]本申请涉及半导体
具体地，本申请涉及一种三维存储器及其形成方法。

技术介绍

[0002]三维存储器中，为了减小贯穿硅触点(Through silicon contact，TSC)与邻近器件的寄生电容，可在TSC与邻近器件之间设置隔离结构。
[0003]应当理解，该
技术介绍
部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。

技术实现思路

[0004]本申请的一方面提供了一种三维存储器，包括：第一半导体层，包括隔离结构，所述隔离结构包括非晶硅；至少一个第一贯穿触点，设于所述第一半导体层内，其中，所述隔离结构在其周向上包围所述第一贯穿触点；以及，堆叠结构，位于所述第一半导体层上，所述堆叠结构包括与所述隔离结构对应的第一区域，所述第一区域内设有延伸至所述第一半导体层中的至少一个第二贯穿触点，其中，所述第二贯穿触点与所述第一贯穿触点同向设置且二者的端部相互接触。
[0005]在本申请的一个实施方式中，所述第一半导体层还包括至少一个隔离层，所述隔离层包括非晶硅，其中，所述隔离层对应覆盖所述第一贯穿触点的侧壁，并且所述隔离结构在其周向上包围所述隔离层。
[0006]在本申请的一个实施方式中，所述隔离结构在其径向上的宽度大于所述隔离层和所述第一贯穿触点在相同方向的截面尺寸之和。
[0007]在本申请的一个实施方式中，所述第一半导体层的不包括所述隔离结构和所述隔离层的其余部分包括多晶硅。
[0008]在本申请的一个实施方式中，所述堆叠结构还包括第二区域，所述第二区域包括核心区和位于所述核心区的至少一侧的台阶区，其中，所述第一区域位于所述台阶区的远离所述核心区的一侧。
[0009]在本申请的一个实施方式中，所述三维存储器还包括第二半导体层和位于所述第二半导体层上的外围电路结构，所述堆叠结构与所述外围电路结构键合，其中，所述第二贯穿触点与所述外围电路结构电连接。
[0010]在本申请的一个实施方式中，所述三维存储器还包括位于所述第一半导体层的远离所述堆叠结构的表面上的介质层，其中，所述第一贯穿触点贯穿所述介质层。
[0011]本申请的另一方面提供一种用于形成三维存储器的方法，包括：形成堆叠结构和第一半导体层，所述堆叠结构位于所述第一半导体层上，所述第一半导体层包括第一非晶硅部分和至少一个第二非晶硅部分，所述第一非晶硅部分在其周向上包围所述第二非晶硅部分；以及将所述第一半导体层的不包括所述第一非晶硅部分和所述第二非晶硅部分的其余部分暴露于激光束，以使所述其余部分转化为多晶硅部分。
[0012]在本申请的一个实施方式中，产生所述激光束的方法包括准分子激光法和脉冲激光法中的至少一个。
[0013]在本申请的一个实施方式中，所述方法还包括：在所述第二非晶硅部分中形成至少一个第一贯穿触点，其侧壁保留一部分的所述第二非晶硅部分作为隔离层，以将所述第一贯穿触点与所述多晶硅部分隔离。
[0014]在本申请的一个实施方式中，其中，所述堆叠结构包括与所述第二非晶硅部分对应的第一区域，所述第一区域内设有延伸至所述第二非晶硅部分中的至少一个第二贯穿触点，其特征在于，所述形成至少一个所述第一贯穿触点，包括：
[0015]在所述第一非晶硅部分、所述第二非晶硅部分以及所述多晶硅部分的远离所述堆叠结构的表面形成介质层的远离所述堆叠结构的表面形成介质层；形成贯穿所述介质层和所述第二非晶硅部分的开口以暴露出所述第二贯穿触点的端部，其中，所述开口的侧壁保留所述一部分的所述第二非晶硅部分作为所述隔离层；以及，
[0016]在所述开口中填充导电材料以形成所述第一贯穿触点。
[0017]在本申请的一个实施方式中，所述开口的径向尺寸范围为200埃至2000埃。
[0018]在本申请的一个实施方式中，所述方法还包括：形成第二半导体层和外围电路结构，所述外围电路结构位于所述第二半导体层上；以及，键合所述外围电路结构和所述堆叠结构；其中，所述第二贯穿触点与所述外围电路结构电连接。
[0019]本申请提供的三维存储器及其形成方法，一方面，第一非晶硅部分可作为隔离结构，使得随后在第二非晶硅部分中形成的贯穿硅触点与第一半导体层的其余部分电隔离，从而减小贯穿硅触点与第一半导体层的其余部分之间产生的寄生电容。
[0020]另一方面，贯穿硅触点的侧壁保留了一部分的第二非晶硅部分作为隔离层，从而将贯穿硅触点与第一半导体层的其余部分物理隔离，减小了贯穿硅触点与第一半导体层的其余部分的耦合效应。
[0021]再一方面，本申请的方法减少了相关技术中的在形成贯穿硅触点的开口同时形成隔离结构的开口这一步骤。从而本申请形成的隔离结构的径向尺寸不再受到贯穿硅触点的开口尺寸限制。
附图说明
[0022]通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中，
[0023]图1为相关技术中用于三维存储器的形成方法在形成贯穿孔之后的示意性结构图；
[0024]图2为相关技术中用于三维存储器的形成方法在贯穿孔沉积绝缘材料之后的示意性结构图；
[0025]图3为根据本申请的一个实施方式的用于三维存储器的形成方法的流程图；
[0026]图4为根据本申请的一个实施方式的用于三维存储器的形成方法在激光退火之前的结构示意图；
[0027]图5为根据本申请的一个实施方式的用于三维存储器的形成方法在激光退火之后的结构示意图；
[0028]图6为根据本申请的一个实施方式的用于三维存储器的形成方法在离子注入之前的结构示意图；
[0029]图7为根据本申请的一个实施方式的用于三维存储器的形成方法在离子注入之后的结构示意图；
[0030]图8为根据本申请的一个实施方式的用于三维存储器的形成方法在去除硬掩模层之后的结构示意图；
[0031]图9为根据本申请的一些实施方式的用于三维存储器的形成方法在形成介质层之后的结构示意图；
[0032]图10为根据本申请的一些实施方式的用于三维存储器的形成方法在形成掩膜层之后的结构示意图；
[0033]图11为根据本申请的一些实施方式的用于三维存储器的形成方法在形成开口之后的结构示意图；
[0034]图12为根据本申请的一些实施方式的用于三维存储器的形成方法在形成贯穿硅触点之后的结构示意图；
[0035]图13为根据本申请的一些实施方式的用于三维存储器的形成方法在形成贯穿硅触点之后的部分结构俯视示意图。
具体实施方式
[0036]为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。
[0037]注意，说明书中对“一个实施方式”、“实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.三维存储器，其特征在于，包括：第一半导体层，包括隔离结构，所述隔离结构包括非晶硅；至少一个第一贯穿触点，设于所述第一半导体层内，其中，所述隔离结构在其周向上包围所述第一贯穿触点；以及，堆叠结构，位于所述第一半导体层上，所述堆叠结构包括与所述隔离结构对应的第一区域，所述第一区域内设有延伸至所述第一半导体层中的至少一个第二贯穿触点，其中，所述第二贯穿触点与所述第一贯穿触点同向设置且二者的端部相互接触。2.根据权利要求1所述的三维存储器，其特征在于，所述第一半导体层还包括至少一个隔离层，所述隔离层包括非晶硅，其中，所述隔离层对应覆盖所述第一贯穿触点的侧壁，并且所述隔离结构在其周向上包围所述隔离层。3.根据权利要求2所述的三维存储器，其特征在于，所述隔离结构在其径向上的宽度大于所述隔离层和所述第一贯穿触点在相同方向的截面尺寸之和。4.根据权利要求3所述的三维存储器，其特征在于，所述第一半导体层的不包括所述隔离结构和所述隔离层的其余部分包括多晶硅。5.根据权利要求1所述的三维存储器，其特征在于，所述堆叠结构还包括第二区域，所述第二区域包括核心区和位于所述核心区的至少一侧的台阶区，其中，所述第一区域位于所述台阶区的远离所述核心区的一侧。6.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括第二半导体层和位于所述第二半导体层上的外围电路结构，所述堆叠结构与所述外围电路结构键合，其中，所述第二贯穿触点与所述外围电路结构电连接。7.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括位于所述第一半导体层的远离所述堆叠结构的表面上的介质层，其中，所述第一贯穿触点贯穿所述介质层。8.一种用于形成三维存储器的方法，包括：形成堆叠结构和第一...

【专利技术属性】
技术研发人员：张明康，肖亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：