绝缘膜半导体装置及方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制造方法，以实现更小的低压晶体管，同时保持高压晶体管的特性。通过选择性地存留第一元件隔离绝缘膜（２）来隔离第一晶体管形成区。第二晶体管形成区由经选择性氧化的第二元件隔离绝缘膜（３）来隔离。在由第一元件隔离绝缘膜（２）隔离的区上，形成具有第一沟道形成区、第一源极／漏极区（１２、１３、１４）和为第一膜厚的第一栅极绝缘膜（１６）及第一栅电极（１７）的第一晶体管（Ｔｒｌ）。在由第二元件隔离绝缘膜（３）隔离的区上，形成具有第二沟道形成区、第二源极／漏极区（３２、４１）、厚度小于所述第一膜厚的第二栅极绝缘膜（３３、４２）、及第二栅电极（３４、４３）的第二晶体管（Ｔｒ３、Ｔｒ４）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体装置及具有至少两个具有不同栅极绝缘膜厚度的晶体管的半导体装置的制造方法。
技术介绍
MOSFET(金属-氧化物-半导体场效应晶体管)元件广泛用作半导体装置中的基本元件。在高额定电压IC(集成电路)中，使用可由10-20V或更大的电压驱动的高额定电压MOS晶体管(下文中称为“高压晶体管”)。图7是具有根据传统配置的高压和低压(即高额定电压和低额定电压)晶体管的半导体装置的剖面图。图7显示形成在p型半导体衬底101上的高压PMOS和NMOS晶体管Tr1、Tr2及低压PMOS和NMOS晶体管Tr3、Tr4。在半导体衬底101中，晶体管Tr1、Tr2、Tr3及Tr4的区通过元件隔离绝缘膜102来相互隔离。在高压PMOS晶体管形成区中，n型阱111、p型漏极区112、及p+型漏极区113形成于半导体衬底101中。在离p型漏极区112的端部部分一规定的距离处，p+型源极区114形成在n型阱111的表面上，且p型漏极区112与p+型源极区114之间的部分成为沟道形成区。同样，靠近与p+型源极区114的沟道形成区相对的一侧形成n+型背栅115。而且，形成栅极绝缘膜116以覆盖沟道形成区，并在其上面形成栅电极117作为上层。该布置形成高压PMOS晶体管Tr1。在高压NMOS晶体管形成区中，n型漏极区121和n+型漏极区122形成在半导体衬底101中。在离n型漏极区121的端部部分一规定的距离处，n+型源极区123形成在半导体衬底101的表面上，且n型漏极区121与n+型源极区123之间的部分成为沟道形成区。同样，靠近与n+型源极区123的沟道形成区相对的一侧形成p+型背栅124。而且，形成栅极绝缘膜123以覆盖沟道形成区，并在其上面形成栅电极126作为上层。该布置形成高压NMOS晶体管Tr2。在低压PMOS晶体管形成区中，n型阱区131形成在半导体衬底101中。在其表面上，形成以规定距离相互隔离的一对p+型源极/漏极区132，且其之间的区域成为沟道形成区。同样，形成栅极绝缘膜133以将其覆盖，且在其上面形成栅电极134作为上层。此便形成低压PMOS晶体管Tr3。在低压NMOS晶体管形成区中，一对n+型源极/漏极区141形成于半导体衬底101的表面上，其以规定的距离相互隔离，且其之间的区域成为沟道形成区。同样，形成栅极绝缘膜142以将其覆盖，且在其上面形成栅电极143作为上层。此便形成低压NMOS晶体管Tr4。如图式中所示，半导体衬底1上的各种区域分配为高压PMOS晶体管Tr1的形成区R1、高压NMOS晶体管Tr2的形成区R2、低压PMOS晶体管Tr3的形成区R3、及低压NMOS晶体管Tr4的形成区R4，且下文将对所述分区进行说明。首先，如图8A中所示，通过离子植入等方式在半导体衬底101上形成n型阱111、p型漏极区112、n型漏极区121、及n型阱区131。然后，例如，在整个表面上形成氧化硅膜或其他绝缘膜102a。然后，如图8B中所示，将绝缘膜102a进行图案化处理以形成元件隔离绝缘膜102。然后，如图9A中所示，在整个表面上执行热氧化处理，以在高压PMOS晶体管形成区R1中形成栅极绝缘膜116。在此种情况下，绝缘膜116a形成在高压NMOS晶体管形成区R2及低压PMOS和NMOS晶体管形成区R3、R4中的半导体衬底101的表面上。然后，如图9B中所示，形成光阻膜的图案，且在高压NMOS晶体管形成区R2、及低压PMOS和NMOS晶体管形成区R3、R4的绝缘膜116a上形成开口，随后进行蚀刻处理以去除绝缘膜116a。接下来，如图10A中所示，在整个表面上执行热氧化处理以在高压NMOS晶体管Tr2形成区R2、低压PMOS晶体管Tr3形成区R3及低压NMOS晶体管Tr4形成区R4中形成栅极绝缘膜125、133、142。然后，如图10B中所示，栅电极(117、126、134、143)分别形成在高穿透性PMOS晶体管(Tr1)形成区R1、高穿透性NMOS晶体管(Tr2)形成区R2、低穿透性PMOS晶体管(Tr3)形成区R3、及低穿透性NMOS晶体管(Tr4)形成区R4上的栅极绝缘膜(116、125、133、142)上。然后，在高压PMOS晶体管Tr1形成区R1、高压NMOS晶体管Tr2形成区R2、低压PMOS晶体管Tr3形成区R3、及低压NMOS晶体管Tr4形成区R4的每一者中，使用栅电极、光阻膜等作为离子植入掩模来形成连接到各晶体管形成区的沟道形成区的源极/漏极区。除前述制造方法外，还有在第2004-207498号日本KoKai专利申请案中说明的制造方法。
技术实现思路
为了确保元件隔离绝缘膜的膜厚以保证高压晶体管的特性，元件隔离绝缘膜的台阶高度变得更大。如果如在低压晶体管中一样使用此一元件隔离绝缘膜，则对于具有尤其更高的元件密度的逻辑MOS晶体管等而言，要实现更小晶体管并具有更高集成度会变得困难。本专利技术提供一种半导体装置，在一所阐述的实施方式中，其包括半导体衬底；第一元件隔离绝缘膜，其形成并选择性地存留在半导体衬底上，以为第一晶体管形成区执行元件隔离；第二元件隔离绝缘膜，其通过对半导体衬底的表面层进行选择性氧化来形成，以为第二晶体管形成区执行元件隔离；第一晶体管，其形成在由第一元件隔离绝缘膜隔离的区中，并具有形成在半导体衬底上的第一沟道形成区和第一源极/漏极区、形成在第一沟道形成区上的具有第一膜厚的第一栅极绝缘膜、及形成于第一栅极绝缘膜上的第一栅电极；及第二晶体管，其形成在由第二元件隔离绝缘膜隔离的区域中，并具有形成在半导体衬底上的第二沟道形成区和第二源极/漏极区、具有小于所述第一膜厚的第二膜厚且形成在第二沟道形成区上的第二栅极绝缘膜、及形成在第二栅极绝缘膜上的第二栅电极。对于本专利技术的半导体装置，第一晶体管形成区选择性地存留在半导体衬底上，以实现元件隔离并形成第一元件隔离绝缘膜。另一方面，对半导体衬底的表面层部分进行选择性氧化，以为第二晶体管形成区实现元件隔离，并形成第二元件隔离绝缘膜。在由第一元件隔离绝缘膜隔离的区域中，存在由以下部分构成的第一晶体管形成在半导体衬底上的第一沟道形成区和第一源极/漏极区，形成在第一沟道形成区上具有第一膜厚的第一栅极绝缘膜，及形成在第一栅极绝缘膜上的第一栅电极；且存在由以下部分构成的第二晶体管形成在半导体衬底上的第二沟道形成区和第二源极/漏极区，具有小于所述第一膜厚的第二膜厚且形成在第二沟道形成区上的第二栅极绝缘膜，及形成在第二栅极绝缘膜上的第二栅电极。对于本专利技术的半导体装置的实例性实施方式，较佳使第一栅极绝缘膜和第二元件隔离绝缘膜具有大致相同的膜厚。此外，较佳还使第一晶体管为高压晶体管且第二晶体管为低压晶体管。此外，较佳靠近第一源极/漏极区形成背栅区。较佳还形成第一导电型晶体管和第二导电型晶体管。对于本专利技术的半导体装置的实例性实施例的实施方式，以下方案是较佳的在由第一元件隔离绝缘膜隔离的区中，还存在第三晶体管，其具有形成在半导体衬底上的第三沟道形成区和第三源极/漏极区、膜厚小于所述第一膜厚且形成在第三沟道形成区上的第三栅极绝缘膜、及形成在第三栅极绝缘膜上的第三栅电极。此外，较佳使半导体衬底是具有SOI(绝缘体上半导体)结构的衬底，所述SOI结构具有位于衬底本文档来自技高网...

【技术保护点】
一种半导体装置，其包括：半导体衬底；第一元件隔离绝缘膜，其形成并选择性地存留在所述半导体衬底上，以为第一晶体管形成区执行元件隔离；第二元件隔离绝缘膜，其通过对所述半导体衬底的表面层进行选择性氧化来形成，以为第二晶体管 形成区执行元件隔离；第一晶体管，其形成于由所述第一元件隔离绝缘膜隔离的所述区中，并具有形成在所述半导体衬底上的第一沟道形成区和第一源极／漏极区、形成在所述第一沟道形成区上的具有第一膜厚的第一栅极绝缘膜、及形成在所述第一栅极绝缘膜上的 第一栅电极；及及第二晶体管，其形成于由所述第二元件隔离绝缘膜隔离的所述区中，并具有形成在所述半导体衬底上的第二沟道形成区和第二源极／漏极区、具有小于所述第一膜厚的第二膜厚并形成在所述第二沟道形成区上的第二栅极绝缘膜、及形成在所述第二 栅极绝缘膜上的第二栅电极。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：奥村洋一，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：US[美国]