芯片的和晶片的工艺测试方法与集成电路结构技术

一种集成电路的电路结构。此集成电路结构适用于一晶片的电路布局。此集成电路结构至少包括第一阵列单元和第二阵列单元。第二阵列单元和第一阵列单元相互连接，且具有一连接面，其中第二阵列单元沿着上述连接面位移一预设距离。藉此，可达到合格率提升的效果。本发明专利技术还涉及一种芯片的工艺测试方法和晶片的工艺测试方法。

【技术实现步骤摘要】

本专利技术涉及一种芯片的工艺测试方法、晶片的工艺测试方法以及集成电 路结构。
技术介绍
在集成电路(Integrated Circuit, IC)蓬勃发展的今日，元件缩小化与集成化 是必然的趋势，也是各界积极发展的重要课题。因此，在集成电路或芯片的 制造过程中，不管是在哪一个阶段的工艺，对集成电路或芯片进行电性能的 测试都是必须的。在集成电路的开发过程中，经常需要改变工艺条件以决定最佳工艺参数 值或元件参数值，来提高集成电路制造的合格率。因此，在研究和开发以及 生产设备中的工程实验(Design Of Experiment, DOE)中，需要使单一晶片用于 一实验中每一资料点上。若研发者希望使用多个不同参凄"直进行实验，则需 要等于不同参数值的数目的多个晶片。而晶片(特别是大直径的晶片)的成本 在使工艺和元件参数最佳化时是很昂贵的。以上述的工程实验对晶片进行测 试，将会花费较多的时间和成本。另外，在半导体工艺中，有许多因素影响制造出来的产品是否可用，因 此在设计电路时，必需考虑配合生产完成后的测试需求，预先加入测试点或 测试结构。当晶片制造完成后，根据预订的测试项目进行晶片量测方法 (Wafer Acceptance Testing, WAT)的数据测试，由测试的结果可评估在工艺中 可能发生的问题。现有技术的做法是在每一个批次(Lot)的产品中做抽样(Split)测试，即在 一个批次的产品中抽选出一定比例的样品，进行所有项目的测试，再依据测 试结果分析在工艺中可能发生的问题，并且使用统计的方法将结果推展至同 一批次的所有产品上。然而，上述的抽样测试，若是在比较差的分批条件下进行测试，则会造 成合格率的损失。而在工艺中基线(Baseline)改变，也可能使得工艺窗口(Process Window)飘移，则必须另外进行测试。另外，上述的工程实验和晶 片测试方法，是在晶片制作完成后才进行测试，若是工艺中发生异常，则无 法立即做改善，而需要等待测试结果出来后，才能另^f亍失败性分析或位移的 工程实验。所以在这些情形下，将会花费更多的测试时间。因此，快速且精 确的测试方法就更加需要。
技术实现思路
本专利技术提供一种集成电路的电路结构，可快速有效的分析产品各参数的 合格率特性并回馈至工艺改善，进而达到快速合格率提升的目的。本专利技术提出 一 种芯片的工艺测试方法，而此芯片的电路布局至少具有第 一阵列单元和第二阵列单元。此工艺测试方法包括位移第二阵列单元，使 得第一阵列单元和第一阵列单元相距一预设距离。比较第一阵列单元和第二 阵列单元的电气特性，以评估上述芯片的合格率。本专利技术再提出一种晶片的工艺测试方法，而此晶片的电路布局具有多个 芯片，且每一个芯片具有多个阵列单元。此工艺测试方法包括位移些阵列 单元其中至少部分一预设距离。比较位移前和位移后的每一阵列单元的电气 特性，以评估上述晶片的合格率。本专利技术提供一种集成电路结构，适用于晶片的电路布局。此集成电路结 构至少包括第一阵列单元和第二阵列单元。第二阵列单元和第一阵列单元相 互连接，且具有一第一连接面。其中，第二阵列单元沿着第一连接面位移一 预设距离。本专利技术藉由位移集成电路结构中的阵列单元，再比较位移前和位移后的 阵列单元的电气特性，并经由上述的比较结果，即可评估相关合格率与该工 艺位移因子的相关性与容忍度(tolerance)，进而获得工艺目标(target)是否已最 佳化的结果。因此，本专利技术可加快合格率特性分析的速度并有效调整相关工 艺，达到快速提升合格率的目的。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合附图，作详细it明如下。附图说明图l绘示为本专利技术一实施例的集成电路结构的布局图。图2绘示为本专利技术 一 实施例的晶片的工艺测试方法的流程图。 图3绘示为本专利技术一实施例的集成电路结构的布局图。图4绘示为本专利技术一实施例的集成电路结构的布局图。 图5绘示为本专利技术 一 实施例的芯片的阵列矩阵的示意图。 附图标记说明 110:阵列单元S210 S230:本专利技术实施例的晶片的工艺测试方法的各步骤300、 400:集成电^各结构310、 410:第一阵列单元320、 420:第二阵列单元430:第三阵列单元500:芯片的阵列矩阵510: —对位线具体实施例方式在下述实施例中，集成电路结构适用于一晶片的电路布局，而此晶片的 电路布局例如可用于一 90纳米工艺上，然而并不以此为限。上述晶片具有 多个芯片，且每一芯片具有多个阵列单元，而上述阵列单元110以阵列方式 排列，如图1所示。图2绘示为本专利技术的一实施例的晶片的工艺测试方法的流程图。图3绘 示为本专利技术第一实施例的集成电路结构的布局图。请先参照图3，此集成电 路结构300包括第一阵列单元310和第二阵列单元320。第一阵列单元310 为与标准设计的集成电路图l相同的结构，第二阵列单元320为本专利技术提供 的特殊结构线路。请同时参照图2和图3，上述测试方法的步骤如下在步 骤S210中，藉由掩模的设计，将阵列单元其中至少部分位移一预设距离， 此距离例如可为5纳米(nanometer， nm)。由图3可看出，集成电^各结构300 中的第一阵列单元310为图l的位移前的阵列单元，集成电路结构300中的 第二阵列单元320为图1的位移后的阵列单元。而第二阵列单元320是沿着 与第一阵列单元310的连接面位移上述预设距离。接着，在步骤220中，经由一测试程序对第一阵列单元310和第二阵列 单元320进行电气特性测试，以获得第一和第二阵列单元310、 320的电气特性的结果。而上述测试程序例如可为晶片量测方法。在步骤S230中，比较位第一阵列单元310和第二阵列单元320的电气 特性的结果，以评估集成电路结构中阵列单元位移对合格率的反应。而第二 阵列单元320将会改变原本的电气特性。若是第一阵列单元310的电气特性 良好，而第二阵列单元320的电气特性有问题时，则表示第二阵列单元320 位移距离过大，所以相关工艺便可加以调整或管制，以避免于第一阵列单元 310的标准设计电路结构产生第二阵列单元320的位移。换言之，若是第二阵列单元320的电气特性为良好，而第一阵列单元310 的电气特性有问题时，则表示工艺窗口跑掉了，因此工艺条件便可依此结果 立即做调整，而不用再实施失败性分析或位移的工程实验。另外，若是第一 阵列单元310和第二阵列单元320的电气特性都为良好，则表示工艺窗口的 尺寸比较宽大，工艺管制便可依此结果放宽以达到降低返工(Rework)的生产 效率损失。因此，针对第一和第二阵列单元310、 320进行电气特性比较后， 即可评估出此工艺的最佳化目标与管制条件，进而快速提升晶片的合格率。在本实施例中，不需量测基线是否有偏移的现象，由于阵列单元位移的 部分在进行掩模前就已经设计好了。而上述的测试过程，会取得所有阵列单 元的电气特性，再经由比较这些电气特性即可评估出晶片(集成电路结构)的 合格率，因此，不会发生工程实验在较差的分批条件下而造成合格率的损失。上述实施例为本专利技术的 一 实施例，以下再另举一 实施例来对本专利技术进行 说明。图4绘示为本专利技术一实施例的集成电路结构的布局图。请先参照图4， 此集成电路结构本文档来自技高网...

【技术保护点】
一种芯片的工艺测试方法，而该芯片的电路布局至少具有一第一阵列单元和一第二阵列单元，该方法包括：　位移该第二阵列单元，使得该第一阵列单元和该第一阵列单元相距一预设距离；以及　比较该第一阵列单元和该第二阵列单元的电气特性，以评估该芯片的合格率。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴兆爵，
申请(专利权)人：华亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]