高清晰阳极化的内层界面制造技术

一种半导体结构在半导体岛区（５４）和隔离内层（５０）之间具有渡越厚度小于１５００埃的高清晰度界面．为了生成这种结构，在复合外延层（５４）和Ｎ＋［＋］．内层（５０）上开槽（６２）．内层（５０）被在高压和低温条件下阳极化和氧化处理，以减少Ｎ杂质的上扩散进入外延层（５４）．（*该技术在2006年保护过期，可自由使用*）

【技术实现步骤摘要】
本专利技术是有关生成半导体结构的方法，尤其是有关制备改进的隔离的半导体区域的方法，该方法能够制备改进的半导体器件。半导体工业继续向着朝改进的双极性集成电路，包括双极型晶体管、MQS器件、或者二者皆有的方向发展。例如有人提议横向双极型器件比传统的垂直方向的结构具有一定的优点，并试图制造这种器件。为此，研究的一个领域是利用隔离技术，例如氧注入技术，希望改进得到的双极型晶体管结构的质量。然而，以前应用于MOS电路的隔离技术，在制备双极型器件时有其固有的局限性。这种隔离技术中的一个局限是在沿半导体和隔离层之间的界面固有形成的缺陷。这些缺陷阻碍了近距离的横向结的形成，因此阻碍了制备高增益器件。其它隔离技术的局限性包括自然的或固有的上扩散或者杂质自掺杂到半导体材料之中，这通常发生在接近隔离界面处。在现有隔离技术中，产生杂质的固有的或自然的横向扩散也是一个问题，它导致了制得器件的漏电增大和总的等级的降低。由上可知，对于半导体结构的制造方法提出了要求，即利用这种制造方法制备高增益的横向双极型器件，与之相关的要求和为改进隔离技术所提出的是在半导体材料和隔离内层之间提供一种低缺陷的和高精确限定的面。本专利技术提供了一种生成隔离半导体区域或岛的方法，该区域或岛与现有技术相比，在半导体区域和与之相邻的隔离区域之间具有更陡的渡越区。由于这种陡的渡越区和减少了边界缺陷，就能生成近距离的双极型晶体管结，制备高增益的双极型器件。在MOS器件制造方面，可以实现改进的器件隔离，减小寄生晶体管效应，包括锁上(Latch up);提高器件的辐射硬度，减少“单一事件失常”(Single event upsets);减少源-基片的电容，提高器件的开关速度。根据本专利技术的主要的一方面，用高浓度掺杂的可阳极氧化的N+半导体材料层淀积在半导体基片上。在外延层顶表面上的任何界面或自然氧化物被去除以防止生成鸟嘴状或啄形结构(Birds beak or birds head)，氧化硅层形成在外延层上，根据图形掩模限定的区域，在其上将顺序蚀刻出深的沟道。然后，深的沟道通过分层结构蚀刻到半导体基片，在低温条件下，在沟道的侧壁上生成长出一层薄的氧化物层。然后，基片结构被旋转在阳极氧化处理的溶液中清洗沟道，溶液中接通电流以阳极氧化处理重掺杂的N+层，从而把该层变成单一的、均匀多孔的硅内层，接着，该结构受到快速的、低温氧化处理以把该内层变成隔离氧化物半导体层，低温氧化作用导致了在外延层和隔离内层之间非常陡的界面。沟道用隔离氧化物填充，并经平面化处理得到所需的表面形状，因此，外延半导体材料的隔离岛区在隔离内层之间有很陡的限定界面。因为只用低温处理，外延层材料由于上扩散或自掺杂相对保持互不影响，且界面缺陷减少到最小。附图说明本专利技术的其它特征将通过结合附图对制造工艺和产生的结构的描述更为明显，其中图1是现有技术半导体的截面图，作为一种例子，其结构是一横向npn双极型晶体管。图2是图1所示的现有技术双极型半导体结构的放大剖视图说明在外延硅层和氧化物层的界面上的边界缺陷。图3是比较根据现有技术(虚线)方法制成的其外延硅和氧化物界面掺杂浓度分布的图形和根据本专利技术(实线)方法的结构。图4是根据本专利技术在半导体基片上形成各层的截面图;图5是开槽的半导体结构的截面图;图6是受到阳极氧化溶液处理的开槽半导体结构的截面图;图7是在氧化处理后半导体阳极氧化结构截面图;图8是说明抗蚀平面化处理的半导体结构的截面图;图9是说明部分平面化表面的半导体结构的截面图。图10说明根据本专利技术而生成的隔离的外延槽的半导体结构的截面图。最佳实施例的详细说明图1中示出了根据现有技术的工艺生成的横向双极型(npn)晶体管结构11，(图1中的结构被定义为“横向的”是因为该器件中的电流是横向流过基片的)。可以理解到，在
技术介绍
中描述的横向双极型晶体管只是许多种器件中的一种设想，而这种器件尤其适合于下面详细描述的在根据本专利技术所述的方法和结构生成隔离岛区后的制备和使用。总体结构包括-N型基片10，一半导体岛区12和其它半导体区域(图中没有画出)的二氧化硅区域14。在岛区12中生成的晶体管包括一N+发射极16，一P型基极18和N+集电极20。金属化触点22和24各自与发射极16和集电极20电接触。一P+多晶硅层26覆盖在基片18上，氧化膜27覆盖在多晶硅层26上。制造高质量的横向双极型器件的固有问题是在隔离内层14和外延半导体区12之间不能形成陡的渡越区。当二氧化硅隔离层14是用阳极氧化处理形成时，问题更为严重。用重掺杂N+内层的阳极氧化处理和氧化作用来生成二氧化硅14，掺杂物原子被趋向界面32，增加了本区N型掺杂浓度并生成表示界面缺陷的阳极氧化尖峰。因此参见图2，将图1中现有技术的晶体管区域12部分被多倍放大，阐明界面32隔开了半导体区域12和氧化物内层14，在氧化层和N+区16的接触面上的界面上的界面缺陷34由于降低了基极18的特性，减少了器件的增益，并且认为是形成一薄的基区18的障碍。界面缺陷34增加了结的漏电流，这种漏电流降低了器件的质量，其更重要的是提供不均匀结扩散的机构，由于界面缺陷34产生的不均匀扩散可能导致基区的不均匀宽度，如所示的那样，通常由集电极扩散掩埋基区。事实上用集电极基极结的“尾部”(Tail)来延伸到发射极16和来缩短集电极20到发射极16，也并非是罕见的。根据本专利技术，在外延硅和氧化隔离层之间提供一陡的界面，界面的图示说明与已有技术的对照，如图3所示。图中垂直轴表明掺杂物的浓度，横轴表明基片结构的深度，该深度从外延层的顶部表面开始测量。尤其是水平线38表示了外延层的掺杂浓度，大约是每立方厘米1016个原子。例如，外延层是1.5微米厚。垂直线40表示渡越区的界面。水平线42表示重掺杂的N+层，其适用于选择阳极化目的，它是由用每立方厘米1×1018到1×1019个原子非常高浓度下进行掺杂。重要的是根据下面要详细说明的本专利技术的步骤所获得的实用界面掺杂物梯度之间的弯曲处44。最好，在外延层和隔离内层的渡越区不宽于几百埃(angstroms)。相反，虚线46作为至今所用的工艺技术的结果，说明了靠近界面的外延层掺杂浓度的不均匀性。曲线46是生成外延层和氧化物内层期间自动掺杂和上扩散过程中不希望有的特性曲线，它产生了一渡越区，例如其宽度在2500～5000埃之间。图4-10依次说明的本专利技术的工艺步骤，用以制造高清晰的外延和氧化物内层的界面。首先参见图4，半导体结构首先开始的是对一N型硅基片48掺杂，例如磷掺杂，其用具有大约2～4欧姆-厘米电阻率的磷，磷的浓度是大约每立方厘米硅中1015个原子，然后N+内层50在基片48上生成。内层50外延生长，而不是扩散或注入，所以它具有均匀的截面掺杂浓度。例如，可用浓度为每立方厘米1018到1019个原子的砷提供内层50的重掺杂。N+内层50的厚度并不是临界值，可根据应用的需要选择。例如，厚度可以大约在0.25～2.0微米之间。N型外延层54是接着在N+内层50上生长出来，外延层54是通过掺杂浓度例如，用砷，由通常的反应器(reactors)产生每立方厘米1×1015到1×1016个原子来进行外延生长，这样砷掺杂物的截面浓度是本文档来自技高网...

【技术保护点】
一种制造硅半导体结构的方法，包括下列各步骤；在基片上生成可进行选择的可阳极氧化的材料层；在上述可进行阳极氧化层上生成一外延层；阳极氧化处理可阳极氧化层以生成多孔材料；通过将该结构处在高压和低温氧化处理环境下进行氧化处理上述的多孔 材料，使上述的多孔层在杂质扩散进入外延层之前氧化处理。

【技术特征摘要】
US 1985-12-6 806,258所述的本发明的精神和范围的多种步骤组合和安排，对于本专业领域的技术人员来说是显而易见的。权利要求1.一种制造硅半导体结构的方法，包括下列各步骤；在基片上生成可进行选择的可阳极氧化的材料层；在上述可进行阳极氧化层上生成一外延层；阳极氧化处理可阳极氧化层以生成多孔材料；通过将该结构处在高压和低温氧化处理环境下进行氧化处理上述的多孔材料，使上述的多孔层在杂质扩散进入外延层之前氧化处理。2.如权利要求1所述的方法，其特征在于所述的氧化处理的温度低于900℃。3.如权利要求1所述的方法，其特征在于所述的氧化处理温度大约是850℃。4.如权利要求1所述的方法，其特征在于所述的压力是5到25个大气压。5.如权利要求1所述的方法，其特征在于所述的压力是10个大气压。6.如权利要求1所述的方法，其特征在于所述的可阳极氧化层是被用基本上均匀浓度的杂质沉积。7.一种制造半导体结构的方法，包括下列步骤;在一N型硅基片上外延生长一层重掺杂N+半导体材料层;在所述的重掺杂N+层上外延生长一轻掺杂浓度的N-层;从上述的轻掺杂N-层的表面到上述的基片通过上述外延层开槽;阳极氧化处理上述的重掺杂N+层，从...

【专利技术属性】
技术研发人员：埃尔顿杰佐伦斯基，大卫彼斯布莱特，大卫彼斯布莱特，
申请(专利权)人：德克萨斯仪器公司，
类型：发明
国别省市：US[美国]