【技术实现步骤摘要】
本申请案是1986年1月30日提交的申请流水号为824，388的申请案的部分延续。本专利技术涉及一种在超大规模集成电路(VLSI)技术中制造密集型的高速双极器件的方法。半导体工业已寻求一些制造方法来提高双极器件的开关速率和缩减双极器件的尺寸。为此目的而开发出的一种技术是一种多晶硅自对准器件。在1978年，日本的日本电气公司创制了一种自对准双极器件，它利用局部氧化物分离的方法来分离基极区和N发射极，由奥卡达(K·okada)在电气电子工程师学会固态电路杂志第SC-13卷，第5期，第693-698页上发表。氧化物隔离也用于使发射极和集电极分离。由于该氧化物尺寸的限制，okada器件并不能借助于本身来显著地缩减尺寸。正如沃拉(M·Vora)在1983年12月6日批准的美国专利第4148468号中所描述的仙童摄象机和仪器公司应用了多晶硅对准器件的基本思想，只是它最初淀积N+多晶硅，然后生长一薄的隔离氧化层，此后再淀积P+。在生长隔离氧化层的过程中，基极被氧化，造成控制基极轮廓困难。进一步作高温氧化以激励杂质并在P+多晶硅上生长氧化物。因为氧化作用是在1000℃进行的。使用沃拉方法保持基极断面浅是困难的。而且，P+的氧化导致硼从多晶硅中分离出来进入氧化物中，因而造成多晶硅表面硼浓度的降低。正如奥卡达的方法一样，沃拉通过隔离氧化物使集电极和发射极分开。1984年11月13日批准给罗奇(M Roche)的美国专利4481706号描述了一种多晶硅自对准器件，其中，隔离氧化物是淀积而不是生长的。然而，发射极是通过在多晶硅淀积之前先注入并然后扩散发射极而形成的。这样一种操作方法...
【技术保护点】
一种在半导体表面上生成的双极晶体管，其特征在于，它包括：一个在上述半导体的发射极－基极区域部分里生成的第一种导电型的含杂质基极；一个至少部分地复盖上述含杂质基极而生成的导电的基极接触层，它具有一在其侧壁上面生成的不导电的隔离层盖在发 射极－基极区域上；一个在邻接上述含杂质基极的上述发射极－基极区域里的无杂质基极；以及一个在上述无杂质基极里生成的第二种导电型的发射极，它具有一个邻近上述含杂质基极并与上述隔离层的一个外缘对准的边缘，以及封闭上述晶体管的隔离装置。
【技术特征摘要】
US 1986-1-30 824,388里加以阐明。然而，发明本身及其其它的优点将通过结合附图参阅下文的详细描述得到最好的理解，其中附图包括图1至27是按照本发明的最佳实施例制成的半导体芯片的一个单元的大大地放大的剖面正视图，并展示逐个制造阶段的器件;图28和29是制备金属化接点的一种变换的平面化的方法。图30是在一分立单元里制造电阻的平面图。图31是图27和图29的结构在金属已经淀积以后的平面图。图32是本发明的一个变换的实施例的一个单元放大了的剖面正视图，其中含杂质基极和其接点是在一侧，与图28和29显示四侧的情况不同。图33是图32的结构的顶视图或平面图。参见图27，它显示了在一个P导电型半导体基片10里生成的一个双极晶体管单元。该单元是在一个硅片(未显示)上生成的许多单元之一，硅片被分割成若干芯片。每片芯片也包含若干这样的单元。每个晶体管包括有一延伸到硅片里3至3.5微米厚度的N型锑注入的层下扩散(DUF)区12的单晶P型硅基片10。一N型外延层14淀积在层下扩散(DUF)区12上，其厚度为1.0至1.4微米。填充各个约1.5至2微米宽、8微米深的沟道18的多晶硅把基片10和外延层14分割或若干区域，在这些区域中生成双极晶体管单元。每一沟道18的侧壁衬有一薄氧化层20并填有多晶硅22。在每一沟道18的底部生成一个沟道截止区19。一个与多晶硅结合的薄氧化层的应用避免了在硅和氧化物里的应力断裂，而这对于厚的氧化物隔离层却是会出现的。每一个晶体管单元的有效面积是通过局部氧化物隔离在一对隔离沟道18之间生成的，其间的间隔限定了一个发射极-基极区44和一个集电极接点区42(也参见图31)。局部氧化物隔离范围生长到厚度大约为4000至5000A。在后期氧化中，在每个沟道18里，多晶硅22的顶部35也转化成氧化物。一N+型导电区72在外延层14里生成，它从层下扩散(DUF)区域12一直延伸到集电极接点区42。一N型导电多晶硅层76对区域72形成集电极接点。在发射极-基极区44里，研制成一对沿着区域44的每一侧生成，其深度为从表面起算约1500至5000 的、分开设置的P+型区域58和60。在后面的两个区域之间注入并扩散一P型导电区70，接着，通过从区域70顶端部分的掺杂多晶硅扩散到其深度约为500至2000 而生成一N+型导电发射极区域80。对于各个P+型区域58和60的接触是各自通过P+型掺杂非晶硅区域40a和40b提供的。一厚度为3000至5000 的低压化学汽相淀积氧化层59覆盖区域40a和40b并包括侧壁隔离层66和68，该隔离层66和68分别将发射极区域80与区域40a和40b下方的无效基极区隔开。一层N+导电型多晶硅覆盖在侧壁隔离层66和68之间的发射极80上面形成发射极接点。一层磷硅玻璃(PSG)78淀积在氧化层59上面，并被蚀刻而与发射极接触层74、一基极接触层56和集电极接触层76相通。然后淀积和蚀刻金属接点和互连(未显示)。参见图1和图2，它显示一P型硅基片10受到一种施主类物质的敷层注入到退火后深度为3至3.5微米，并且最终的面电阻为每平方10至20欧姆。使用锑作为注入的施主类物质而不是使用诸如砷和磷等杂质，导致进入上覆外延层的相对微小的上扩散，因为锑在硅里的扩散比起其他类型的施主杂质来慢得多。因此，锑是一种最佳的掺杂物质。下面，如图3所示，一N型外延层14在降低压力情况下，淀积在掺锑的层下扩散(DUF)区域12上面，其厚度为1.0至1.4微米，其电阻率为0.3至1.0欧姆-厘米。该外延层14的厚度比在常规技术里使用的外延层的厚度约小20%，并且要求发射极和基极区域是浅薄的。然后，一层二氧化硅淀积到厚度约为1.0至1.5微米，接着一层光致抗蚀剂(未显示)淀积在通过一掩膜用紫外光曝光的二氧化硅上面，并将曝光部分除去，以便曝露出沟道区域。根据单元的数目可以存在几个这样的沟道区域。接着通过蚀刻曝露的二氧化硅使沟道区域18蚀刻而形成一个在层下扩散(DUF)区域12下面延伸的、具有1.5至2.0微米宽度的深沟道。然后清除光致抗蚀剂而使用二氧化硅作为蚀刻掩膜来蚀刻硅。如图4所示，通过将单元置于接近1000℃的蒸汽的气氛中约15分钟，在沟道18的壁上便生长一层侧壁氧化物13。接着，在能量为40至60千电子伏特和浓度约为每平方厘米1×1014个原子的条件下，沟道截止硼注入指向沟道18以在每个沟道18的下部形成一P+沟道截止区域19，以便防止在沟道氧化物侧壁13周围形成一反演层。一种蚀刻剂除去在N外延层14表面上的和在沟道侧壁上的二氧化硅层16，如图5所示。生长一新的侧壁氧化层，如图6所示。接着，沟道18被填满多晶硅淀积物22，如图7所示，而在后面的层上淀积一层平整的光致抗蚀剂24。蚀刻剂是选择蚀刻光致抗蚀剂的速率大致上与蚀刻下面多晶硅的速率相同的。这样，因蚀刻光致抗蚀剂和多晶硅直至硅表面，便获得如图8所示的一个平整的氧化物表面。当前通过使用有效器件面积避免了在器件中使用通常的氧化物隔离层，并且组装密度能显著地增高。在氧化物隔离层里，电路设计规则要求晶体管之间分开8-10微米，反之，对于填有多晶硅的沟道来说，1.5-2微米的沟道宽度是分离的极限。参见图9，氧化层20被一生长到厚度为800至1200 的新氧化层26除去。如图10所示，通过一低压化学汽相淀积在氧化层表面形成一层氮化硅30，一层光致抗蚀剂32在氮化物30上面淀积，然后构成图案，而曝光的隔离区域34被蚀刻以除去氮化物30和氧化物26，如图11所示。接着，整个硅片曝露于约900℃的氧化性高压气氛中约2小时。在氧化过程中，硅被耗尽，因而如图12所示，生成一比较厚的氧化隔离区域36。接着，如图13所示，氮化物和氧化物被蚀刻掉。一层新的氧化物28生长到厚度为300至500 ，而一层氮化物38通过低压化学汽相淀积在氧化层28上淀积到厚度为700至1000 ，如图14所示。接着，一层光致抗蚀剂37淀积、构成图案并显现以曝露生成局部氧化物隔离带(LOCOS)的区域，在打开的区域里，氮化物38被向下腐蚀至氧化层28，如图15所示。然后，在未被氮化物覆盖的区域里生长氧化物34，它是通过将硅片重新放置在约1000℃的氧化性气氛中约2小时而生成的厚度为3000至5000 的氧化层，如图16所示。在这一阶段，在沟道18顶部的多晶硅22转化成氧化物35。在除去氮化层38和氧化层28以后，使用低压化学汽相淀积(LPCVD)在整个硅片上淀积一层厚度为3000至5000 的非晶硅40。接着将非晶硅掺硼到面电阻为50至200欧姆/平方，如图17所示。使用非晶硅和而不使用多晶硅是由于其构形的蚀刻均匀度更好。非晶硅40上盖以厚度为3000至5000 的低压化学汽相淀积(LPCVD氧化物46，如图18所示。然后非晶硅40和氧化物46用光致抗蚀剂构成图案并被蚀刻，如图19所示，以形成两块40a和40b，它们各自重迭发射极-基极区域44。随着薄氧化层生长到800至1500A，发生后面的蚀刻，在此期间，非晶硅层40a和40b里的硼扩散到外延...
【专利技术属性】
技术研发人员：道格拉斯P弗莱特，杰弗里E布赖顿，迪姆斯兰迪霍林斯沃思，曼纽尔路易斯托莱诺，
申请(专利权)人：德克萨斯仪器公司，
类型：发明
国别省市：US[美国]
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