本发明专利技术揭示了一种用作为带有延滞的ＴＴＬ电平ＣＭＯＳ输入缓冲器的电路。第一导电类型的第一晶体管（２）的源极连到一第一参考电压。相反导电类型的第二、第三晶体管（３、４）的源漏路径串联在第一晶体管的漏极和一公共电位之间。第一、二、三晶体管的栅极连至一个输入信号。倒相器（７）将其输入连至第一晶体管的漏极，并有一输出。一第一导电类型的第四晶体管（５）的栅极连至该输出，其漏极连至第二、三晶体管之间串接点，其源极连至一第二参考电压。（*该技术在2010年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及半导体集成电路，具体涉及用于CMOS半导体存储器件中的那种类型的输入缓冲电路。通常，动态随机存取存储器(DRAM)可以象美国专利第4，081，701号(16K位DRAM，授予瓦尔特、麦克亚当斯和莱德因并转让了给德克萨斯仪器公司)和第4，239，993(64K位DRAM，授予麦克亚历山大、瓦尔特和劳，并转让给了德克萨斯仪器公司)中揭示的那样构成。DRAM的外围电路的设计中已采用了互补金属氧化物半导体(CMOS)技术。例如，授予波梯特并转让给德克萨斯仪器公司的美国专利第4，555，777号中揭示了带有CMOS读出放大器的DRAM。除了其它优点之外，CMOS技术还有助于降低DRAM器件所消耗的功率。在存储系统的总体设计中地要考虑的很重要的一点是DRAM在备用状态时的维持电流，因为，在很大程度上这个参数决定了存储系统所消耗的功率。DRAM所吸取的维持电流中很大部分来自DRAM连到行地址选通(RAS)输入的第一个倒相器。该倒相器要求在所有时候都是活动的(即，加上电的)，以便在系统需要刷新动态地储存着的数据时响应起始一个周期的RAS信号。但是，在通常为5V的电源电压和晶体管-晶体管逻辑(TTL)输入信号电平(其中，“低电平”信号一般为0.8V，“高电平”信号一般为2.4V)下，因为TTL高电平输入不足以将第一个CMOS倒相器的顶端(top)p沟道晶体管完全关断，所以CMOS输入缓冲器在维持状态下要消耗电流。这使得DRAM在维持状态下通过输入缓冲器的CMOS倒相器的p沟道和n沟道晶体管的源极/漏极路径中存在的直流电流路径而消耗电能。存储器系统设计中另外要考虑到的一个重要问题是在确保有稳定的输入电压电平之前的最初的加电过程中DRAM所消耗的电流。当RAS输入处于一个介于指定的逻辑“低电平”和逻辑“高电平”之间的电平时，就会产生这个问题。由于RAS输入在输入缓冲器的第一个倒相器的转折(换)点的上下波动，输入缓冲器可能会在这些电平之间振荡。倒相器的转折(换)点处在介于特定的逻辑“低电平”和逻辑“高电平”之间的一个电平上，在这一点(电平)上，倒相器的p沟道晶体管和n沟道晶体管进行开关(转换)。因为RAS在这一电平的上下变动，因此，当倒相器的晶体管反复导通和截止时倒相器随之而变。这会使DRAM进入振荡，从而从外部的电源吸取一个大的电流(漏电流)。当该漏电流因一个存储系统中通常很大的存储器芯片数而倍增的话，振荡会给系统的电源增加负担，阻止它按时升高到所需要的电压。本专利技术的一个目的在于提供一种会减小DRAM的维持电流的输入缓冲器。本专利技术的另一目的是提供一种能减少DRAM振荡的输入缓冲器。 本
中的普通技术人员根据下文中的说明，将很容易地看到本专利技术的其它目的和优点。本说明书揭示一种电路，它用作带有延滞的TTL电平CMOS输入缓冲器。第一导电类型的第一晶体管的源极连到一第一参考电压。相反导电类型的第二和第三晶体管的源极/漏极路径串联在第一晶体管的漏极和一公共电位之间。第一、第二和第三晶体管的栅极连至一输入信号。倒相器的输入连至第一晶体管的漏极，倒相器还有一个输出。第一导电类型的第四晶体管的栅极连至该输出，其漏极连至第二和第三晶体管之间的串接线上，其源极连至一第二参考电压。通过适当地选择晶体管的大小，可以调节电路的低电平转折(换)点和高电平转折(换)点。该电路在维持(备用)过程中只吸收少量的功率。逻辑门也可以设计成包括该电路。在权利要求书中描述了代表本专利技术的新颖特征的特性。但是参照后文中的详细说明将能最好地理解本专利技术本身及其特征和优点，附图中附图说明图1是基于本专利技术的CMOS输入电路的电路示意图; 图2示出了基于本专利技术的CMOS输入电路的低电平转折(换)点和高电平转折(换)点处的延滞; 图3是图1电路的时间图，示出Vdd为4.0V时作为时间函数的各节点处的信号电压; 图4是图1电路的时间图，示出Vdd为6.0V时随时间变化的功率消耗; 图5是图1电路的时间图，示出温度为100℃时缓斜坡输入信号的瞬态分析; 图6是图1电路的时间图，示出温度为0℃时缓斜坡输入信号的瞬态分析; 图7是本专利技术的另一个实施例的电路示意图，示出偏置节点10的单个电源; 图8是本专利技术另一个实施例的电路示意图，示出了给图7的实施例增加的一个上拉晶体管8; 图9是本专利技术另一个实施例的电路示意图，示出了偏置节点20和倒相器7的p沟道晶体管的一个附加的参考电压; 图10是本专利技术另一个实施例的电路示意图，示出了该电路与一双输入时钟控制NOR(或非)逻辑门的结合; 图11是本专利技术另一个实施例的电路示意图，示出了该电路与一双输入时钟控制NOR逻辑门的结合; 图12是本专利技术另一个实施例的电路示意图，示出了该电路与一双输入时钟控制NAND(与非)逻辑门的结合; 图13是本专利技术另一个实施例的电路示意图，示出了该电路与一双输入时钟控制NAND逻辑门的结合; 除非另有说明，凡是各图中相同的编号均指相同的部分。参见图1，它示出了一个基于本专利技术的、有延滞的低功率TTL电平CMOS输入缓冲器，缓冲器接收一个输入信号Vin，并响应它而产生一个输出信号Vout。图1中，CMOS倒相器6由一个p沟道晶体管2和一n沟道晶体管3组成，它们的栅极一起连至节点50，其漏极一起连至节点20。n沟道上拉晶体管1将其漏极连至一电压电源Vdd，其栅极连至-电压电源Vref，其源极在节点10处与p沟道晶体管2的源极相连。p沟道晶体管2的衬底也连至节点10。电源Vdd通常为正电压，例如是由一外部电源供给的+5V。但是，后文将加以解释，Vdd是可能变化的。电压电源Vref是一很稳定的电压源。它可以用任何能产生稳定电压的方式发生。例如，产生Vref的一个方法是利用设在DRAM芯片中的带隙基准发生器。对这里所描述的图1的电路，Vref有一正3.3V的值，但是，有利的是，图1的电路允许Vref有其它值，这在后文将加以说明。在图1的电路中，连至节点50的还有一输入信号Vin及n沟道下拉晶体管4的栅极。输入信号Vin作为图1所示电路的输入信号，例如，它可以是行地址选通(RAS)信号。n沟道下拉晶体管4的源极接地，其漏极在节点30处连到CMOS倒相器6的n沟道晶体管3的源极。图1中，其输入连至节点20的倒相器7在节点40处产生输出信号Vout。连到节点40的是p沟道晶体管5的栅极。p沟道晶体管5的源极和衬底都连至节点10，该晶体管从节点40提供反馈到其漏极所连接的节点30上。确保图1电路在备用时正常地作为一低功率输入缓冲器在TTL电平内(其中，通常0.8V为逻辑“低”电平，而2.4V为逻辑“高”电平)工作所要求的Vref的范围由下列关系式得出(1)Vref-Vtn(1)＞倒相器7的开关(转换)点(2)Vref-Vtn(1)-Vinh＞Vtp(2)其中，Vtn(1)代表n沟道上拉晶体管1的阈值电压，Vtp(2)代表CMOS倒相器6的p沟道晶体管2阈值电压的绝对值，Vinh代表Vin的最小“高”电平。在近代的CMOS集成电路中，例如在高密度DRAM中，典型的Vtn(1)值约为1.0V，典型的Vtp(2)值约为0.8-1.2V。Vref可以在3.0V和3.8V之间变动，同时本文档来自技高网...
【技术保护点】
一种输入电路，其特征在于，它包括：一个第一导电类型的第一晶体管，其源极连至一第一参考电压，其栅极连至一输入信号，该晶体管还有一漏极；相反的导电类型的第二和第三晶体管，它们的源／漏路径串联在所述第一晶体管的漏极和一公共电位之间，它们的 栅极连到所述输入信号；一个倒相器，其输入连到所述第一晶体管的漏极，并有一个输出；和一个所述第一导电类型的第四晶体管，其栅极连到所述输出，其漏极连到所述第二和第三晶体管之间的串接点，其源极连至一第二参考电压。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：休P麦克亚当斯，
申请(专利权)人：德克萨斯仪器公司，
类型：发明
国别省市：US[美国]
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