用于数据和奇偶检验位的存储器模块制造技术

一种半导体存储器件结构，利用该结构，给定数量的分立元件能提供一容器增大的存储器模块。存储器模块５０包括多个分立的存储器电路５２，每一电路组织成提供字长为４位的整数倍的独立数据串。存储器电路５２安排成提供一字长为各单个数据串字长之和的组合数据串，每一电路包括一信号线连接成控制单独数据串的传送。组合数据串的各位与不同的管脚相关，以传送一从模块输出的数据。每一信号线连至一控制管脚，以接收一用于启动一个来自一个存储器电路５２的单独数据串的传送的外部信号。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，尤其涉及一种具有多重独立可控数据通道的存储器电路，以及带有这种电路的存储器模块。由于实现了更高的位密度和更小的单元设计，各种类型的越来越大的半导体存储器正在制造出来。在1972年，人们致力于生产4K位动态随机存取存储器(DRAM)，到了1983年，已经可以得到256K的器件。1987年，一兆位DRAM器件问世，到1990年，4兆位器件将广泛销售，并且，16兆位器件目前已处于设计阶段。在90年代有可能制造出具有64兆位、256兆位甚至更高密度的存储器电路。尽管DRAM、静态随机存取存储器(SRAM)和永久性存储器的存储密度迅速增大，在构成以微机为基础的系统时，人们仍然要求能提供具有比目前单个器件所能提供的更大的存储容量。存储器模块对于满足不断增长的存储器要求的问题提供了一种标准的解决方法。通常，一个存储器模块包括多个安装在一共同基底上的分立存储器件。例如，一256K的存储器模块可以由四个64K的DRAM构成，形成一64K×4的存储器，亦即，一具有四条I/O通道以储存64K4比特字的合成存储器。类似地，×8的模块处理8比特的字，而×9的模块容纳一奇偶校验位以及8个数据位。用256K和1兆位器件可以形成具有更高密度的存储器模块。举例来说，德克萨斯仪器公司制造的DRAM模块TM024 EAD9用了9个一兆位DRAM，在一30管脚的单列直插式封装(SIP)中提供了一个1，048，576×9的构造。在这一模块中，8个器件上的列地址选通(CAS)控制线共同连到同一控制管脚，为进行×8的操作提供8根平行的数据线，而对存储奇偶校验位的第9个器件提供一单独的CAS输入。在许多存储器应用中，通过对每个数据字进行奇偶检验以保证数据准确是很重要的。因而，模块设计时常常引入附加的存储电路，以存储奇偶信息。对于更大字长，例如16位、32位或64位的数据I/O，可以使模块结构容纳奇偶数据。一个例子是由德克萨斯仪器公司制造的DRAM模块TM256 KBC36，它包括8个1兆位DRAM和4个256KDRAM，以给出一×36的结构。该模块的存储深度，亦即能够存储在该模块中的字的数量为256K。该结构除了对36位字长提供256K的深度之外，还可以对较短的字提供更大的深度。也就是，TM256 KBC36是一种能够存储262，144个36位字、524，288个18位字或1，048，576个9位字的×36的模块。在附图说明图1中示意性地示出的TM256 KBC36构造成一个带有4组存储器件的单列直插式组件。每组存储器件包括两个256K×4的DRAM和一个256K×1的DRAM，对8位数据和一奇偶校验位提供256K的存储深度。同一组中所有器件的CAS线都连到一共用的模块控制管脚。因而，4个模块控制管脚中的各个管脚与储存在12个模块器件的3个器件中的不同的9位数据组相关。这使得能够对9比特的整数倍长的字进行读/写操作。尽管诸如TM256 KBC36之类模块提供了一种方便而灵活的手段来扩展存储密度，但是，众所周知，与它的优点连在一起的是该存储器每比特的成本超过了分立器件每比特的成本。这些提高的成本中，一部分是形成具有多个集成电路器件的复杂电路所固有的。封装和测试模块的成本也与插件板上分立元件的数量成正比地增加。另外，开发和制造能容纳大量集成电路的存储器插件板也带来很大的支出。具体地说，随着模块的重量、物理尺寸和功率的增大，使热应力和机械振动达到最小的设计费用变得更为昂贵。对于以上这些问题中的部分问题，减小模块大小和降低制造成本的表面安装技术只提供了部分解决方法。鉴于这些因素，以及对更大的存储器系统日益增大的要求，在本
中人们期望进一步减小存储器模块的物理尺寸和降低存储器模块每个比特的成本。因此，本专利技术提供了一种结构，通过这种结构，给定数量的分立元件能够形成一容量增大的存储器模块。本专利技术的一个目的在于减少存储一给定字长的字所需要的分立存储电路部件的数量。本专利技术的另一目的在于降低封装和测试存储器模块的插件板级的成本。在本专利技术的一种形式中，一存储器模块包括多个分立存储器电路，每个安排成能提供一长度为4比特的整数倍的单独的数据串。存储器电路布置成提供长度等于各单个数据串长度之和的组合数据串，并且，每个电路有一根信号线连接成可以控制单个数据串的传送。组合数据串的各个比特与一不同的数据管脚相连，以传送一个数据，从模块输出。每根信号线连到一控制管脚，以接收外部信号，用来启动来自存储器电路之一的一个单独数据串的传送。该模块带有一附加的存储器电路，该电路包括多根附加的信号线和多根附加的数据线。附加信号线中的第一根线与第一个数据存储器电路的信号线连在一起，而第二根附加信号线与第二个数据存储器电路的信号线连在一起。当存储器电路之一传送来一单独的数据串时，该附加电路对此作出响应，沿附加数据线之一传送一位数据。在本专利技术的一个较佳实施例中，该附加存储器电路提供4位或更多位奇偶数据，每位奇偶数据与由一个或多个数据存储电路提供的一个8位数据串相连。联系附图参阅下面的详细说明，可以最好地理解本专利技术，其中图1示出一已有技术的存储器模块;图2示出一半导体存储器件，根据本专利技术，它包括多个CAS输入;图3示出图2器件的细节;图4进一步示出图2器件的细节;图5至图9是时间图，示出图2器件在各种操作模式中控制信号与数据I/O之间的关系;图10是可用图2器件组成的存储器模块的示意图;图11是静态列模式操作的时间图。除非另外注明，同一部件在不同附图中采用相同的标号和名称。授予瓦尔特等人并转让给德克萨斯仪器公司的美国专利第4，081，701号中概括地描述了动态随机存取存储器。由多个阵列构成的高密度单片半导体存储器件在本
中是众所周知的。例如授予平克汉姆的美国专利第4，636，986号，它也转让给了德克萨斯仪器公司，在此援引以供参考，该专利示出一种双端口存储器件，即随机和串行存取端口存储器件，供例如图像RAM之用。通常，多重阵列中的各个阵列包括相同数量排列成行和列的有源存储元件。地址数据串提供给共用的行和列译码器，以在各个阵列中同时访问一个存储器单元。分立的输入/输出缓冲器与各个阵列相连，用于将数据并行传送到一外部源，或从外部源并行输入数据。已有人提出可以控制这种器件中各单个阵列的输入，以有选择地将数据写入到少于所有具有相同地址的存储器单元。对此，授予平克汉姆的美国专利第4，636，986号揭示了一种用于禁止数据传送到被寻址的存储器单元的写入屏蔽电路，并且教导了如何制造位映象图像显示存储器件，在这种器件中，可用一单独的列地址选通信号控制对器件中各个阵列的数据的写入。过去，将数据限制为输入到少于全部具有同一地址的存储器单元的概念如果不是完全的话，至少也是大部分用于双端口存储器设计，因为在写入图像数据或提供增强的图像能力时它显示出特有的优点。此外，虽然具有写入屏蔽特点的器件在市场上已很普遍，但迄今不知道包括多根CAS控制线的图像RAM设计是否在商业上引起了任何兴趣。或许，这是因为控制每个独立的阵列需要一个附加的CAS信号管脚的缘故。在本专利技术中，我们认识到了，为存储器件中每个阵列提供一独立的列地址选通信号所提供的优点，超过了将数据限制为输入到本文档来自技高网...

【技术保护点】
一种存储器模块，它由多个分立的存储器电路构成，用于满足人们提出的要求提供比安置在其中的诸单个存储器电路所提供的更高的存储密度的要求，其特征在于，它包括：多个分立的数据存储器电路，每个电路组织成提供字长为４位的整数倍的单个数据串，所述多个 电路安排成提供字长等于各单个数据串字长之和的组合数据串，每个电路包括一根信号线，它连接成控制各单个数据串的传送；多个数据管脚，各个管脚与组合数据串的不同位相关，并连接成传送单个数据串之一的、来自一个存储器电路的数据以从所述模块输出该数据 ；多个控制管脚，每根信号线连接到一个控制管脚，以接收一个用于启动来自一个存储器电路的一个单独数据串的传送的外部信号；和一个附加的存储器电路，它具有多根附加的信号和多根附加的数据线，其中，第一根附加信号线与第一个数据存储器电路的信号线 连在一起，当一个单独的数据串从第一存储器电路传出时，该附加信号线使所述附加电路对此作出响应，沿着附加数据线之一传送一位数据；第二根附加信号线与第二个数据存储器电路的信号线连在一起，当一个单独的数据串从第二存储器电路传出时，该附加信号线使所述附加存储器电路对此作出响应，沿着附加数据线之一传送一位数据。...

【技术特征摘要】
US 1989-9-29 415,0741.一种存储器模块，它由多个分立的存储器电路构成，用于满足人们提出的要求提供比安置在其中的诸单个存储器电路所提供的更高的存储密度的要求，其特征在于，它包括多个分立的数据存储器电路，每个电路组织成提供字长为4位的整数倍的单个数据串，所述多个电路安排成提供字长等于各单个数据串字长之和的组合数据串，每个电路包括一根信号线，它连接成控制各单个数据串的传送；多个数据管脚，各个管脚与组合数据串所不同位相关，并连接成传送单个数据串之一的、来自一个存储器电路的数据以从所述模块输出该数据；多个控制管脚，每根信号线连接到一个控制管脚，以接收一个用于启动来自一个存储器电路的一个单独数据串的传送的外部信号；和一个附加的存储器电路，它具有多根附加的信号和多根附加的数据线，其中，第一根附加信号线与第一个数据存储器电路的信号线连在一起，当一个单独的数据串从第一存储器电路传出时，该附加信号线使所述附加电路对此作出响应，沿着附加数据线之一传送一位数据；第二根附加信号线与第二个数据存储器电路的信号线连在一起，当一个单独的数据串从第二存储器电路传出时，该附加信号线使所述附加...

【专利技术属性】
技术研发人员：约瑟夫H尼尔，肯尼思A波梯特，
申请(专利权)人：德克萨斯仪器公司，
类型：发明
国别省市：US[美国]