动态随机存取存储单元制造技术

在半导体基片２０内形成一条沟槽，该沟槽内填入多晶硅以形成存储电容器的一个极板３４，基片２０用作该电容器的另一极板，沟槽的其余部分随后填有二氧化硅３８，随后在二氧化硅上蚀刻图形，露出一部分侧壁直至多晶硅电容器极板，随后在多晶硅电容器极板和该基片之间形成接触５０，通过氧化形成栅极绝缘体，漏极在与沟槽开口相邻的沟槽表面形成，随后在沟槽开孔部分内形成导电材料５４，把存储电容器之一连接至漏极区２４，由此形成一个晶体管。（*该技术在2008年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路领域，更具体地说，本专利技术涉及动态随机存取存储器领域。寻求越来越小的存储单元，以获得越来越大的存储容量的集成电路存储器，是一个众所周知的目的，对于更高密度的存储器的制造方法的探索，已经导致有些人在集成电路基片表面上形成的单个深腔(沟槽)中置入包括晶体管和存储电容器在内的整个存储单元。例如，美国专利申请679，663，该专利申请被转让给本申请的受让人，这里提出来作为参考。在一个沟槽中包括晶体管和电容器两者产生了寄生电容问题，特别是，位线和字线对存储单元的容性耦合大得足以破坏存储在存储单元内的数据，另外，上述申请中的晶体管结构所提供的是一种环形的源极，漏极和沟道区，由于这种晶体管结构中面积增大，产生了位线以及存储节点的泄漏问题。有几种存储单元设计采用封闭在沟槽内的多晶硅晶体管，但是，多晶硅晶体管的沟槽泄漏特性比在块状硅中形成的晶体管的沟道泄漏特性要差，作为采用多晶硅晶体管的存储单元的一个例子，可以参见已公布的欧洲专利申请108，390。本专利技术所描述的实施例提供了多种结构，以及制造这些结构的方法，这些结构中包括在单个沟槽内形成存储单元的结构，沟槽在半导体基片的表面内形成，沟槽底部填以多晶硅以形成存储电容器的一块极板，基片作为该电容器的另一极板，该沟槽的其余部分随后填充绝缘材料，如二氧化硅。随后，在二氧化硅中蚀刻图形，暴露出沟槽的侧壁部分和顶部，直至多晶硅电容器极板。然后，在多晶硅电容器极板和基片之间形成接触，掺杂原子通过接触扩散，在沟槽的侧壁上形成源极区，栅极绝缘体由氧化形成，漏极在沟槽的表面形成，接近于沟槽的开口处，导电材料随后在沟槽上部的暴露部分中形成，由此形成一个把存储电容器的上极板连接至位于半导体基片表面的漏极区的晶体管。附图说明图1是本专利技术一个实施例为侧面示意图;图2是说明图1中单元的电气功能的示意图;图3A至3I是描述制造图1中结构所必需的工艺步骤的侧面示意图;图4是表示图1中存储单元表面布局配置的平面示意图;图5是用于图1中存储单元的另一种布局的平面图;图6是本专利技术实施例的两个存储单元的侧面示意图;图7A至7I是表示用于制造图6中存储单元的工艺步骤的侧面示意图;图8是描述实现图6中存储单元所采用一种布局的平面示意图;图9A至9M是说明用以制造存储单元的另一工艺的侧面示意图，该工艺是本专利技术的一个实施例，该存储单元是本专利技术的另一实施例。下面详细叙述三种类型的动态随机存取存储单元，所有这些都是本专利技术的实施例以及制造它们的方法，所有存储单元都是一个晶体管加一个电容器的存储单元，其中一个在沟槽中的导电填充物作为电容器的一块极板，而以基片作为电容器的另一极板。图1就是这些存储单元之一，其电气特性在图2中说明，制造它的步骤在图3A至3I中说明。图4和5是在存储器阵列系统中使用图1的存储单元的布局图形。图6是另一种存储单元结构的两个存储单元的侧面示意图，制造这些单元的方法在图7A至7I中描述，这类存储单元的布局图形在图8中描述。图9A至9M表示另一种制造单元的工艺，这些单元是本专利技术的另一实施例。图1的存储单元1包括一个平行于纸面伸展的多晶硅层54，它作为存储器阵列的一条字线。此外，多晶硅层54延伸到沟槽中作为控制沟道52中的沟道电流的晶体管栅极。N+区24和N区51作为存储单元1的通道晶体管的漏极和源极。源极51通过隐埋横向接触50连接至多晶硅电容器极板34，隐埋横向接触50是一多晶硅区。存储单元电容器的另一极板由基片20担任。基片20是一重掺杂的P+区，目的是用重掺杂的多晶硅电容器极板来提供更大的电容量。图2是说明存储单元1(图1)的各部分的电气作用的电气示意图。图3A至3I是说明制造存储单元1(图1)所必需的工艺步骤的侧面示意图，这种制造工艺的最初步骤包括形成P型外延层22，它位于P+型基片20的面上，约4微米厚，形成氧化物区26，它包括位于各存储单元之间的厚的场氧化物区形成氮化硅层28，厚度约1500埃。二氧化硅层26是传统的下凹的场氧化物区类型，在要制造存储单元的区域内具有表面氧化物层，在现有技术中这种二氧化硅层26有着几种熟知的工艺，美国专利4，541，167就是其中的一个例子。整块晶片进行离子注入时，离子足以穿过氧化层26的薄区，却不足以穿过厚区二氧化硅层26，薄二氧化硅层26的厚度约350埃，厚区约 000埃，离子注入能量约150Kev，密度约1×10个离子/立方厘米，将产生足够的N+区24，这就形成如图3A所示的N+区，随后，对氮化硅层28进行构图和蚀刻，形成蚀刻沟槽29的掩膜，对沟槽29采用如同时待批专利申请370，701中所述的各向异性蚀刻工艺蚀刻至深度约8微米，图3A中的结构随后被在氧气中进行热氧化，氧化温度约850℃，为时约80分钟，这就使二氧化硅层30达到厚度约150埃，如图3B所示。随后，采用硅烷化学蒸汽沉积法沉积一层重掺杂的N型多晶硅，在图3B的结构上形成多晶硅层32，如图3C所示，多晶硅层32的厚度选择得可以完全填满沟槽29(图3A)，这一厚度至少必须为沟槽最小宽度的一半，例如，沟槽为1微米×2微米时，为了填满这一沟槽，至少要沉积5000埃(1微米的一半)的多晶硅沉积层。随后，在多晶硅层32上进行各向同性蚀刻工艺，目的在于将多晶硅层32的高度蚀刻到退入沟槽之内，如图3D所示。这样形成的结构为多晶硅填充物34，多晶硅填充物34的顶层高度最好是在基片20和外延层22的转变处之上。随后，用化学蒸沉积法沉积二氧化硅层36，如图硅层36必须沉积到至少约为沟槽29最小线度(宽度)一半的厚度。然后，二氧化硅层36被蚀刻至约与二氧化硅层26的上表面相齐的平面，以形成二氧化硅填充物38。随后除去氮化硅层28，沉积一层光致抗蚀剂层40，厚度约1微米，并对其进行构图，如图3G所示。光致抗蚀剂层40用作各向异性蚀刻开口42所暴露区域的掩膜，进行针对硅的氧化物蚀刻工艺，例如采用CHF3/C2F6的等离子蚀刻，这一蚀刻工艺一直进行到二氧化硅填充物38被完全蚀穿至多晶硅填充物34，然后，过量蚀刻以形成氧化硅层30的开口区域44，可以用湿法蚀刻工艺来代替这一过量蚀刻步骤。尽管采用了选择蚀刻工艺，不可能对硅有绝对的选择性，在N区24的外延层22将会出现某些蚀刻。除去光致抗蚀剂层40，多晶硅层46用硅烷化学蒸汽沉积法沉积至厚度约150埃，多晶硅层46的厚度选择得能够填满开口44，如图3H所示。随后，把3H的结构在蒸汽中进行氧化处理，温度为900℃，时间为10分钟。这一氧化处理使多晶硅层46全部氧化，以产生厚度约400埃的二氧化硅层48，如图3I所示，由于它相对于氧化环境所处的位置，多晶硅层46(图3H)在开口44中的部分不会氧化，这样，就留下了多晶硅隐埋横向接触50。采用稀释氢氟酸的湿法蚀刻除去二氧化硅层48，随后，在氧气环境中用热氧化法重新生长，温度约850℃，约80分钟，形成一层新的二氧化硅层48，作为高质量的栅极氧化物。在氧化工艺中，多晶硅填充物34内的N型掺杂原子会通过横向隐埋接触50扩散，形成N型区51，然后，用硅烷的化学蒸汽沉积法沉积一层厚度约4500埃的多晶硅层54，并对其制作图形以形成如图1所示的栅极和字线。图4是表示沟槽29，字线54和用作位线的N+区24本文档来自技高网...

【技术保护点】
一种存储单元，包括在半导体基片内形成的沟槽，在所述的沟槽壁上形成的绝缘层，填充所述的沟槽的一部分的导电层，通过所述的绝缘层至所述的基片形成的导电连接，这一连接提供了至基片内沟槽一侧上形成的源极区的导电通道，在所述的沟槽开口处 在所述的沟槽的一侧形成漏极区，所述的沟槽确定了所述的源极和所述的漏极之间的沟道区，填充除了与所述的漏极区和所述的源极区相邻的一部分以外的沟槽的其余部分的绝缘填充物，以及，在所述的沟槽的其余部分中形成的导电栅极。

【技术特征摘要】
【国外来华专利技术】US 1987-3-16 026,3561.一种存储单元，包括在半导体基片内形成的沟槽，在所述的沟槽壁上形成的绝缘层，填充所述的沟槽的一部分的导电层，通过所述的绝缘层至所述的基片形成的导电连接，这一连接提供了至基片内沟槽一侧上形成的源极区的导电通道，在所述的沟槽开口处在所述的沟槽的一侧形成漏极区，所述的沟槽确定了所述的源极和所述的漏极之间的沟道区，填充除了与所述的漏极区和所述的源极区相邻的一部分以外的沟槽的其余部分的绝缘填充物，以及，在所述的沟槽的其余部分中形成的导电栅极。2.如权利要求1的存储单元，其中，所述的沟槽成直角平行六面体形状，其主轴垂直于所述的基片的表面。3.如权利要求1的存储单元，其中，所述的沟槽在所述的基片内的深度为8微米。4.如权利要求1的存储单元，其中，所述的基片包括多晶硅。5.如权利要求1的存储单元，其中，位于所述的栅极和所述的基片之间的绝缘层部分比其余部分为厚。6.如权利要求5的存储单元，其中，位于所述的栅极和所述的基片之间的绝缘部分为250埃厚，所述的绝缘层的其...

【专利技术属性】
技术研发人员：克拉伦斯腾万生，罗伯特阿都灵，阿斯维应海沙夏，
申请(专利权)人：得克萨斯仪器公司，
类型：发明
国别省市：US[美国]