【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有选择晶体管的、电写入可擦除的。在电写入可擦除的非易失性半导体存储装置方面，存在具有选择晶体管的NAND型EEPROM、FLOTOX(浮置栅沟道氧化物)型EEPROM和没有选择晶体管的NOR型EEPROM。由于具有选择晶体管的EEPROM是按正阈值和负阈值来区别存储器单元的状态的，故如果没有选择晶体管，在把负阈值的存储器单元作为非选择单元时，就会产生单元电流流入非选择单元的误操作。因此，把选择晶体管与存储器单元进行串联连接以防止错误操作。图30是示出现有的NAND型EEPROM的存储器单元的一部分的电路图。用控制栅CG(在图30中是CG1-CG8)进行控制的叠层型存储器单元191(以下都称单元)以许多个串联起来的方式进行连接。在该串联连接的端部即漏D侧(位线BL方向，在图30中是BL1、BL2)和源S侧，分别配置选择晶体管192，成为用选择栅SG1、SG2进行控制的结构。图31给出在该存储器单元中的擦除、写入和读出操作时在各处所加的电压的示例。在擦除数据的情况下，通过把位线BL、源S打开，把控制栅CG、选择栅SG全部偏置在0V，以及在衬底W上...
【技术保护点】
一种非易失性半导体存储装置，其特征是包括： 存储单元，具有在半导体衬底表面的源区与漏区、在上述衬底上形成的第１控制栅电极和在该控制栅电极与上述半导体衬底间的第１电荷积累区，它通过在写入时由栅与衬底、源漏间的电位差把电荷注入到上述第１电荷积累区并设定比读出时的栅电压高的阈值，在擦降时用与写入时相反的电位差使电荷从上述第１电荷积累区放出并设定比读出栅电压低的阈值来存储数据； 选择晶体管，设置在由上述许多个存储单元形成的串联连接的端部，具有第２控制栅电极和在该控制栅电极与上述半导体衬底间与第１电荷积累区同样的第２电荷积累区；以及 电荷注入装置，至少在对上述存储单...
【技术特征摘要】
【国外来华专利技术】JP 1994-6-30 150242/94;JP 1994-11-11 277470/94;JP 1.一种非易失性半导体存储装置，其特征是包括存储单元，具有在半导体衬底表面的源区与漏区、在上述衬底上形成的第1控制栅电极和在该控制栅电极与上述半导体衬底间的第1电荷积累区，它通过在写入时由栅与衬底、源漏间的电位差把电荷注入到上述第1电荷积累区并设定比读出时的栅电压高的阈值，在擦降时用与写入时相反的电位差使电荷从上述第1电荷积累区放出并设定比读出栅电压低的阈值来存储数据；选择晶体管，设置在由上述许多个存储单元形成的串联连接的端部，具有第2控制栅电极和在该控制栅电极与上述半导体衬底间与第1电荷积累区同样的第2电荷积累区；以及电荷注入装置，至少在对上述存储单元进行读出、写入操作时把电荷注入到预先使上述选择晶体管保持正阈值的第2电荷积累区。2.如权利要求1所述的非易失性半导体存储装置，其特征是在上述选择晶体管的第2电荷积累区与半导体衬底间以及上述存储器单元的第1电荷积累区与半导体衬底间分别具备实质上是同一膜厚的栅绝缘膜。3.如权利要求1所述的非易失性半导体存储装置，其特征是包括在对上述存储单元进行擦除操作时只需要能把上述选择晶体管的第2电荷积累区与衬底间的电场保持上述正阈值程度的装置。4.如权利要求1所述的非易失性半导体存储装置，其特征是上述选择晶体管在上述第2浮置栅电极与上述半导体衬底间的静电容量(Cs1)和上述第2浮置栅电极与上述第2控制栅电极间的静电容量(Cs2)的比(Cs2/Cs1+Cs2)小于上述存储单元在上述第1浮置栅电极与上述半导体衬底间的静电容量(Cc1)和上述第1浮置栅电极与上述第1控制栅电极间的静电容量(Cc2)的比(Cc2/Cc1+Cc2)。5.如权利要求1所述的非易失性半导体存储装置，其特征是上述第2浮置栅电极在上述第2控制栅电极方向上相邻的上述选择晶体管之间互相连续。6.如权利要求2所述的非易失性半导体存储装置，其特征是上述选择晶体管在上述第2浮置栅电极与上述半导体衬底间的静电容量(Cs1)和上述第2浮置栅电极与上述第2控制栅电极间的静电容量(Cs2)的比(Cs2/Cs1+Cs2)小于上述存储单元在上述第1浮置栅电极与上述半导体衬底间的静电容量(Cc1)和上述第1浮置栅电极与上述第1控制栅电极间的静电容量(Cc2)的比(Cc2/Cc1+Cc2)。7.如权利要求3所述的非易失性半导体存储装置，其特征是上述选择晶体管在上述第2浮置栅电极与上述半导体衬底间的静电容量(Cs1)和上述第2浮置栅电极与上述第2控制栅电极间的静电容量(Cs2)的比(Cs2/Cs1+Cs2)小于上述存储单元在上述第1浮置栅电极与上述半导体衬底间的静电容量(Cc1)和上述第1浮置栅电极与上述第1控制栅电极间的静电容量(Cc2)的比(Cc2/Cc1+Cc2)。8.如权利要求1至8中任一项所述的非易失性半导体存储装置，其特征是通过把多个上述存储单元的源和漏区串联使上述存储单元的沟道区形成串联连接，把设置在该串联连接的二端部的上述选择晶体管结构作为一个组合，则在重复该组合结构得到的每个配置中具备与上述选择晶体管预定的一侧连接的位线。9.如权利要求4、6或7中任一项所述的非易失性半导体存储装置，其特征是上述第2浮置栅电极与在上述第2控制栅电极的方向上相邻的上述选择晶体管互相连续，上述第1浮置栅电极在上述第1控制栅电极的方向上相邻的上述存储器单元间具有预定间隔并由此被分隔开来，该预定间隔小于上述第1浮置栅电极的厚度的2倍。10.如权利要求4、6或7中任一项所述的非易失性半导体存储装置，其特征是在上述第2控制栅电极方向上的上述第2浮置栅电极的长度小于在上述第1控制栅电极方向上的上述第1浮置栅电极的长度。11.如权利要求8所述的非易失性半导体存储装置，其特征是包括上述组合结构被设置成矩阵状、并用于修正上述存储单元在数据写入状态时的阈值电压的检验装置。12.如权利要求11所述的非易失性半导体存储装置，其特征是所述检验装置包括把从上述存储单元读出的或写入的数据作为第1状态和第2状态中的任一状态保持在预定节点的触发器电路;在上述存储器单元的检验操作时对上述位线进行预充电的充电装置;在上述存储单元的检验操作时把上述触发器电路与上述位线结合起来的结合装置，该触发器电路具有对上述位线与上述触发器电路进行电隔离的时间间隔;在上述检验操作时导通的第2检验用晶体管和对应于上述位线信号进行栅控制的第2检验用晶体管;以及构成电流路径的电路装置，该电流路径在检验结束时由上述第1、第2检验用晶体管使上述触发器电路具有的预定的保持节点的数据反转。13.如权利要求12所述的非易失性半导体存储装置，其特征是上述触发器电路包含复位装置。14.如权利要求13所述的非易失性半导体存储装置，其特征是还具备检测上述检验操作结束的检验检测装置。15.如权利要求14所述的非易失性半导体存储装置，其特征是上述检验检测装置具有只在多个上述触发器电路各自的上述预定保持节点全都与各自的电位一致时才得到检测信号的共用检验线。16.如权利要求12所述的非易失性半导体存储装置，其特征是还具备检测上述检验操作结束的检验检测装置。17.如权利要求16所述的非易失性半导体存储装置，其特征是上述检验检测装置具有只在多个上述触发器电路各自的上述预定保持节点全都与各自的电位一致时才得到检验信号的共用检验线。18.一种非易失性半导体存储装置，其特征是包括存储单元，具有在半导体衬底表面的源区和漏区、在该源区和漏区之间的衬底上形成的第1绝缘膜、在该第1绝缘膜上形成的第1浮置栅电极、在该浮置栅电极上形成的第2绝绝膜和在该第2绝缘膜上形成的第1控制栅电极;选择晶体管，设置在由上述源区和漏区连接起来形成的多个上述存储单元的串联连接的端部，备有在上述源区和漏区之间的衬底上形成的第3绝缘膜、在该第3绝缘膜上形成的第2浮置栅电极、在该浮置栅电极上形成的第4绝缘膜和在该第4绝缘膜上形成的第2控制栅电极;以及电荷注入装置，至少在上述存储单元的读出、写入操作时为了预先使上述选择晶体管保持正阀值而把电荷注入到上述第2浮栅电极。19.如权利要求18所述的非易失性半导体存储装置，其特征是上述第1绝缘膜和上述第3绝缘膜的膜厚实质上是相同的。20.如权利要求18所述的非易失性半导体存储装置，其特征是上述选择晶体管在上述第2浮置栅电极与上述半导体衬底间的静电容量(Cs1)和上述第2浮置栅电极与上述第2控制栅电极间的静电容量(Cs2)的比(Cs2/Cs1+Cs2)小于上述存储单元在上述第1浮置栅电极与上述半导体衬底间的静电容量(Cc1)和上述第1浮置栅电极与上述第1控制栅电极间的静电容量(Cc2)的比(Cc2/Cc1+Cc2)。21.如权利要求18所述的非易失性半导体存储装置，其特征是上述第2浮置栅电极在上述第2控制栅电极方向上相邻的上述选择晶体管之间互相连续。22.如权利要求19所述的非易失性半导体存储装置，其特征是上述选择晶体管在上述第2浮置栅电极与上述半导体衬底间的静电容量(Cs1)和上述第2浮置栅电极与上述第2控制栅电极间的静电容量(Cs2)的比(Cs2/Cs1+Cs2)小于上述存储器单元在上述第1浮置栅电极与上述半导体衬底间的静电容量(Cc1)和上述第1浮置栅电极与上述第1控制栅电极间的静电容量(Cc2)的比(Cc2/Cc1+Cc2)。23.如权利要求18至22中任一项所述的非易失性半导体存储装置，其特征是通过把多个上述存储单元的源和漏区串联而使上述存储单元的沟道区形成串联连接，把设置在该串联连接的二端部的上述选择晶体管结构作为一个组合，则在重复该组合结构得到的每个配置中具备与上述选择晶体管预定的一侧连接的位线。24.如权利要求20或22中任一项所述的非易失性半导体存储装置，其特征是上述第2浮置栅电极与在上述第2控制栅电极的方向上相邻的上述选择晶体管互相连续，上述第1浮置栅电极在上述第1控制栅电极的方向上相邻的上述存储器单元之间有预定的间隔并由此分隔开来，该预定间隔小于上述第1浮置栅电极的厚度的2倍。25.如权利要求20或22中任一项所述的非易失性半导体存储装置，其特征是在上述第2控制栅电极方向上的上述第2浮置栅电极的长度小于在上述第1控制栅电极方向上的上述第1浮置栅电极的长度。26.如权利要求23所述的非易失性半导体存储装置，其特征是包括上述组合结构被设置成矩阵状、并用于修正上述存储单元在数据写入状态下的阈值电压的检验装置。27.如权利要求26所述的非易失性半导体存储装置，其特征是所述检验装置包括把从上述存储单元读出的数据或写入到存储单元的数据作为第1状态和第2状态中的任一状态保持在预定节点的触发器电路;在上述存储器单元的检验操作时对上述位线进行预充电的充电装置;在上述存储单元的检验操作时把上述触发器电路与上述位线结合起来的结合装置，该触发器电路具有对上述位线与上述触发器电路进行电隔离的时间间隔;在上述检验操作时导通的第1检验用晶体管和对应于上述位线信号进行栅控制的第2检验用晶体管;以及构成电流路径的电路装置，该电流路径在检验结束时由上述第1、第2检验用晶体管使上述触发器电路具有的预定保持节点的数据反转。28.如权利要求27所述的非易失性半导体存储装置，其特征是上述触发器电路包含复位装置。29.如权利要求28所述的非易失性半导体存储装置，其特征是还具备检测上述检验操作结束的检验检测装置。30.如权利要求29所述的非易失性半导体存储装置，其特征是上述检验检测装置具有只在多个上述触发器电路各自的上述预定保持节点全部与各自的电位一致时才得到检测信号的共用检验线。31.如权利要求27所述的非易失性半导体存储装置，其特征是还具备检测上述检验操作结束的检验检测装置。32.如权利要求31所述的非易失性半导体存储装置，其特征是上述检验检测装置具有只在多个上述触发器电路各自的上述预定保持节点全都与各自的电位一致时才得到检测信号的共用检验线。33.一种非易失性半导体存储装置，其特征是包括存储单元，具有在半导体衬底表面的源区和漏区、在上述衬底上形成的第1控制栅电极和在该控制栅电极与上述半导体衬底间的第1电荷积累区，它通过在写入时栅与衬底、源漏间的电位差把电荷注入到上述第1电荷积累区并设定比读出时的栅电压高的阈值，在擦除时用与写入时相反的电位差使电荷从上述第1电荷积累区放出并设定比读出栅电压低的阈值来存储数据;把上述源区和漏区连接起来使多个上述存储单元形成串联连接的配置;选择晶体管，设置在上述配置的端部中的上述源区、漏区间的衬底上，具有与上述第1控制栅电极同样形状的第2控制栅电极，以及在该控制栅电极与上述半导体衬底间与上述第1电荷积累区形状相同的第2电荷积累区;以及设置在上述电极区的上述半导体衬底中、导入用于把上述选择晶体管控制在正阈值的杂质的沟道区。3...
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