一种ＥＥＰＲＯＭ单元（４０）包括浮栅晶体管（４７）和一隔离晶体管（４５）。浮置栅极（４８）和隔离栅极（４６）两者都形成在单元内的隧道介质层（４４）上。该隔离栅极耦联到浮栅晶体管的掺杂源区（５２）。单元编程操作中不给隔离晶体管加偏压，而使单元内两栅极所有部分之下的薄隧道介质层（小于１２０埃）启动。于是，不需要常规的隧道介质层和栅极介质层。该单元容许过擦除，能以低编程电压编程，并因此薄隧道介质遍及整个单元而具有良好的电流驱动能力。（*该技术在2015年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术一般涉及非易失性半导体器件，更具体地说，涉及电可擦且可编程的只读存储(EEPROM)器件。EEPROM是一种可用电信号擦除与编程的非易失性存储器件。一个EEPROM器件内有多个存储单元，各单元都可以分别进行编程与擦除。通常，每个EEPROM单元有两个晶体管，例如，一个FLOTOX(floating gate Tunnel Oxide浮栅隧穿氧化层)EEPROM单元包括一个浮置栅晶体管和一个选择晶体管。EEPROM器件中的选择晶体管用以选择待擦除或编程的单个EEPROM单元。该器件中的浮置栅晶体管是各单元中实际进行擦除与编程操作的那些晶体管。对一个单元进行编程与擦除，就是利用众所周知的Fowler—Nordheim隧道现象，分别将正电荷或负电荷贮存在浮栅晶体管的浮置栅极内。编程是当浮栅晶体管的控制栅接地时通过将正电压加到漏极和选择栅晶体管的控制栅而实现的。结果，电子从浮栅晶体管的浮栅隧穿通过隧道介质到达漏极，而在此浮置栅极上留下正电荷。一个EEPROM单元可借助于将负电荷存在浮置栅极而被擦除。将负电荷存贮在涂置栅极一般是通过把正电压加到此晶体管的控制栅而同时使漏极与源极接地来实现的。此种偏置条件造成电子从沟道区域隧穿通过介质层到达浮置栅，而在浮置栅上产生负电荷。大多数EEPROM器件的一个缺点是单元尺寸大，事实上是由于每个单元有两个晶体管所致。在电路密度极为重要的应用场合，EEPROM单元可能是不适宜的。另一个缺点是工艺复杂，大多数EEPROM单元要用两种不同的栅氧化层或介质厚度，以实现浮置栅放电。在放电过程中当将正电压加到选择晶体管的漏极时，要求有较厚的栅氧化层，而为完成电子隧穿所需的是较薄的氧化层。较厚的栅氧化层可以减少因漏极加高电压诱发的热电子劣化作用。所加高电压还增大两晶体管之间的间距，以便减少结击穿，从而使EEPROM单元难于按比例缩小。可以替代上述EEPROM的是一种快速(flash)EEPROM。快速EEPROM提供电擦除与编程的可能性，但因每单元只要一个晶体管，往往具有一种增大了的电路密度。已证实有多种不同的结构可用作快速EEPROM，例如，ETOX(EPROM隧道氧化层)单元。就其功能来说，快速EEPROM可以通过热电子注入来编程，并通过Fowler—Nordheim隧穿来擦去。热电子注入法的速度很快，典型地约为10微秒。使用快速EEPROM可能在功能上造成的一个缺点是由称为“过擦除”问题引起的编程时间延迟。对快速EEPROM来说，擦除是通过给源极加偏压、使存储在浮置栅内的电子隧穿到源区而完成的。但在如此进行擦除时，此浮置栅常常变成带正电荷的，从而会降低沟道区的阈值电压(VT)值。较低的VT值对应于弱热电子产生，于是增加了给存储单元编程所包含的时间。一般对快速EEPROM单元编程来说，控制栅和漏区要加相对高的电压，因此在沟道区与漏区之间的结处造成一个电场，并在结处产生热电子。于是这些电子被注入到浮置栅，从而使此单元充电或编程。如果VT低，所造成的电场就弱，而减少在结处产生的电子。因此，较低的VT意味着较长的编程时间。过擦除单元的另一个重要问题是它在存储阵列中可能起一种泄漏电源的作用。此种漏电源可能使邻近单元错误读出。一种补偿因过擦除问题造成编程时间较长的方法是采用较高的编程电压。然而，集成电路(ICS)，尤其是便携式电子应用中的那些集成电路的趋势是降低使芯片工作所需的功率。随着电源电压(VCC)降低，单元编程电压也降低了，而用低编程电压，就使过擦除问题会再次暴露出来。一种克服因过擦除问题带来的过大漏电流引起读错的解决方案是将会聚(corvergence)或恢复加到一个过擦除的位单元上。恢复是一处“低电平”编程方法，且需要编程电流和恢复时间。对于高密度低电压应用场合，操作片装(on—chip)电荷泵时，块擦除中的编程电流可能高达数安培。而且片装电荷泵已经限制了电流产生的能力。于是，也就限制了具有片电荷泵的单元内的编程电流，结果延长了恢复过擦除的时间。因此，需要一种克服了所延迟的编程时间和所延迟的擦除时间的问题而没有过擦除问题的低电压、低功耗、非易失性存储单元。更详细地说，就是要求此单元具有低的编程和擦除电流、低的编程和擦除电压，且具有足够低的用于读出该单元状态的读出电流。此外，还要以不很复杂的工艺，通过与现有的金属—氧化层—半导体(MOS)工艺兼容的工艺制造此单元。本专利技术的一种型式是电可擦除的、且可编程的只读存储单元。在此单元内，将隧道介质形成在半导体衬底上。该单元有一浮栅晶体管和一隔离晶体管。该浮栅晶体管的浮置栅形成在隧道介质上。同样，隔离晶体管的隔离栅也形成在隧道介质上。此单元内的隧道介质在浮置栅和隔离栅下方的厚度基本上是均匀的，该隧道介质厚度小于约120A°。本专利技术的另一些实施例包括制造上述单元的方法，以及给此单元编程的方法。附图说明图1是说明现有技术EEPROM单元的剖面图。图2是具有图1所示单元的EEPROM阵列的电路图。图3是说明使图1单元工作的一种方法的表。图4A是本专利技术EEPROM单元沿图4B的线A—A所得的剖面图。图4B是图4A所示EEPROM单元的顶视图。图5是具有图4所示单元的EEPROM阵列的电路图。图6是说明本专利技术一种使图4A和4B的单元工作的方法的表，其中擦除操作是选择的。图7是说明本专利技术另一种使图4单元工作的方法的表，其中擦除操作是非选择的。图8—10用顺序剖面图说明制成本专利技术图4A和4B所示单元的一种方法。本专利技术克服了上述常规EEPROM和快速EEPROM的许多问题。在本专利技术的一种结构中，一个存储单元包括两个晶体管、即，一个浮栅晶体管和一个隔离晶体管。将此隔离晶体管耦联到单元的源极边，而采用两个晶体管(一个浮置栅晶体管和一个选择晶体管)的常规EEPROM一般具有耦联到单元漏极边的选择晶体管。此外，本专利技术的单元具有在薄隧道介质上形成的隔离栅和浮置栅，这与常规EEPROM单元相反，其中浮置栅形成在隧道介质上，而选择栅形成在较厚的栅介质上。由于此隔离晶体电耦联到本专利技术单元的源极侧，编程时不包括该隔离栅，而且此隔离栅底下也可以利用较薄的隧道介质层。对于常规EEPROM单元，在选择栅底下则要有较厚的栅介质层，用以耐受一般超过10伏的编程电压。虽然根据本专利技术的一个存储单元的尺寸稍大于常规的单晶体管快速EEPROM，但此单元完全可按比例缩小，因为不需要两种隔离衬底层次的介质层(隧道介质层和栅介质层)。此外，消去一种衬底层次的栅介质可简化制造工艺。本专利技术的这些特征和其他特点以及优点，从参考各附图作出的下述详细说明将更清楚地得到理解。应着重指出的是，各说明图可不必按尺寸比率绘制，而且本专利技术的其他实施例可以没有具体说明图。图1—3针对的是一种常规EEPROM单元10。图1是单元10的剖面图。图2是象单元10这样的单元阵列的电路图。图3则是说明单元10工作的表。如图1所示，单元10包括一个由硅、砷化镓等制造的半导体衬底9。沿单元10外围部分为场隔离区11，用于使一单元阵列中各单元内的相邻单元电隔离。形成在衬底之上和之内的是两个晶体管，即浮栅晶体管12和选择晶体管3。浮栅晶体管12包括隧道介质层14，诸如形成在衬底上的氧化层。浮栅晶体管1 2还包括浮本文档来自技高网...
【技术保护点】
一种电可擦除的可编程只读存储单元（４０），其特征在于包括： 一个半导体衬底（４２）； 一形成所述衬底上的隧道介质层（４４）； 一个具有一浮置栅极（４８）和重叠在所述浮置栅极上的控制栅极（５８）的浮栅晶体管（４７），其中所述浮置栅极形成在所述隧道介质层上； 一个具有一形成在所述隧道介质层上的隔离栅极（４６）的隔离晶体管（４５）； 其中，所述隧道介质层在单元内在浮置栅极和隔离栅极之下的厚度均匀，且其中所述厚度小于约１２０埃。
【技术特征摘要】
US 1994-4-11 2258681.一种电可擦除的可编程只读存储单元(40)，其特征在于包括一个半导体衬底(42)；一形成所述衬底上的隧道介质层(44)；一个具有一浮置栅极(48)和重叠在所述浮置栅极上的控制栅极(58)的浮栅晶体管(47)，其中所述浮置栅极形成在所述隧道介质层上；一个具有一形成在所述隧道介质层上的隔离栅极(46)的隔离晶体管(45)；其中，所述隧道介质层在单元内在浮置栅极和隔离栅极之下的厚度均匀，且其中所述厚度小于约120埃。2.如权利要求1的存储单元，其特征在于所述浮栅晶体管还包括在衬底中形成的一源区(52)和一漏区(54)；而所述隔离晶体管还包括在衬底中形成的一源区(50)和漏区(54)，以及所述浮栅晶体管的所述源区(52)就是所述隔离晶体管的所述漏区(52)。3.如权利要求1的存储单元，其中，所述浮栅晶体管具有一源侧和一漏侧；所述隔离栅晶体管在物理上位于所述浮栅晶体管的源侧附近。4.一种电可擦除的可编程只读存储单元(40)，其特征在于包括一半导体衬底(42)；一在所述衬底上形成的隧道介质层(44)，其存度小于约120埃；一个浮栅晶体管(47)，具有形成在所述衬底中的源区(52)、形成在所述衬底中的漏区(54)、形成在所述隧道介质层上且大约位于所述浮栅晶体管的源与漏区之间的浮置栅极(48)，以及重叠在所述浮置栅极上的控制栅极(58)；和一个隔离晶体管(45)，具有形成在所述衬底中的源区(50)，形成在所述衬底中的漏区(52)，以及形成在所述隧道介质层上且大约位于上述隔离晶体管的源与漏区之间的隔离栅极(46)；上述隔离晶体管的所述漏区就是上述浮栅晶体管的所述源区；以及所述隔离栅在物理上和电学上与所述浮栅晶体管的所述控制栅极无关。5.一种使电可擦的可编程存储单元编程的方法，其特征在于包括下列步骤提供一存储单元(40)，它包括一浮栅晶体管(47)和隔离晶体管(45)，该...
【专利技术属性】
技术研发人员：张寇民，丹尼派克纯叔曼，张扩堂，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。