电可擦可编程序只读存储器及其制造方法技术

一种ＥＥＰＲＯＭ，它包括覆盖浮栅一侧面和源电极某一部分的选择栅和覆盖浮栅另一侧面和漏电极某一部分的控制栅，ＥＥＰＲＯＭ在电荷耦合率方面得到改善，即使在低的外加电压情况也使编程效率增加。低的外加电压加于ＥＥＰＲＯＭ，使外围晶体管的栅氧化膜结击穿电压降低，结果可能使用浅结和薄栅氧化膜工艺。利用离子注入工艺可能实现浅结，结果形成源极和漏极。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及电可擦可编程序只读存储器(下文称为“EEPROM”)，更具体地说，涉及在低的外加电压下具有高电荷耦合效率和编程效率的EEPROM。而且，本专利技术还涉及EEPROM的简单制造方法。通常，EEPROM被称为能够电写入和擦除数据的半导体器件。至于它的结构，是把其上累积电荷的浮栅设置在控制栅和栅氧化膜之间。如果在控制栅和漏极之间在正向方向施加高电压，则在漏电极周围产生的高能电子，越过薄栅氧化膜的势垒，通过热载流子注入到浮栅中。晶体管的阈值电压随注入电荷的数量，记录数据变化。另一方面，如果控制栅和漏电极之间在反方向施加高电压，则注入到浮栅的电子穿过隧道氧化膜进入半导体衬底，这被称为Fowler-Nordheim隧道现象，擦除在浮栅中记录的数据。上述的EEPROM中，位于浮栅下面的栅氧化膜起隧道氧化膜的作用，是非常的薄，可使电子通过，而使它可以记录和擦除数据。此外，在确定隧道氧化膜时，应考虑晶体管的穿通电压和阈值电压。为了更好地了解本专利技术的背景，下面结合某些附图叙述常规技术。参看附图说明图1，它表示一个常规EEPROM的例子。如该图所示，氧化膜2和岛状浮栅3叠置在半导体衬底1上面，在半导体衬底1中，在浮栅3的右下方、形成漏电极4。在浮栅3和半导体衬底1的表面，形成层间绝缘层5，在其上的控制栅7纵向延伸，以便防护浮栅3。在半导体衬底1中形成的源极4′位于控制栅7的左下方，控制栅7作为浮栅3和源极4′之间的选择栅。上述常规的EEPROM，借助于保护浮栅的控制栅，有利于提高电荷耦合效率。然而，其缺点是，即为了在半导体衬底的各自区域形成漏极和源极，要进行两种不同的离子注入处理。再参看图2，它表示常规EEPROM的另一个例子。所示的EEPROM是一种分栅型的EEPROM，其中氧化膜12和浮栅13被叠置在半导体衬底11上面。层间绝缘膜15形成在浮栅13的整个表面和露出的半导体衬底11上面。位于层间绝缘膜上面的控制栅17，从浮栅13的上表面延伸到半导体衬底11的预定部分。在浮栅13的右下方形成漏极14，在控制栅17的左下方形成源极14′。它作为浮栅13和源极14′之间的选择栅。分栅型EEPROM的显著缺点是浮栅的侧壁不由控制栅覆盖，所以降低了电荷耦合率，这使编程效率降低因此，本专利技术的目的是解决现有技术中遇到的上述问题，提供具有高电荷耦合率和编程效率的EEPROM。本专利技术的另一个目的是提供一种制造EEPROM的简单方法，它能同时形成源极和漏极，并且实现浅结。按照本专利技术的一种方案，提供制造EEPROM的一种方法，包括下列步骤在半导体衬底上形成栅氧化膜；在栅氧化膜上形成浮栅；在浮栅的整个表面和露出的半导体衬底上面形成第一层间绝缘膜；在第一层间绝缘膜区域上，从半导体衬底部分到浮栅上表面部分，形成选择栅；利用浮栅和选择栅电极作为掩模，把杂质注入到半导体衬底，形成源极和漏极，所述的杂质类型与所述半导体衬底的杂质类型不同；在最终所得结构的整个表面形成第二层间绝缘膜；腐蚀位于选择栅上面的第二层间绝缘层的一部分，以便露出接触孔，通过该孔露出选择栅；形成控制栅，其通过接触孔和选择栅接触，并且保护浮栅的没有覆盖的上表面。按照本专利技术的另一个目的，提供一种EEPROM，它包括叠置在半导体衬底上面的栅氧化膜和浮栅；在浮栅的整个表面和半导体衬底上形成的第一层间绝缘膜；从浮栅的上表面到半导体衬底的一部分，用第一层间绝缘膜覆盖选择栅；在半导体衬底上形成的源电极和漏电极，分别由浮栅和选择栅的部分覆盖；在最终结构的整个表面上面形成第二层间绝缘膜；在第二层间绝缘膜中形成接触孔，以便露出选择栅；一控制栅通过接触孔和选择栅接触并且保护浮栅的其它的没有被覆盖的表面部分。通过参考下列附图详细的叙述本专利技术的优选实施例，本专利技术的目的和其它优点将变得更为明显。图1是按照常规方法制造的EEPROM结构的剖视图。图2是按照另一种常规方法制造的EEPROM结构的剖视图。图3是按照本专利技术制造的EEPROM结构的剖视图。参考附图、更好的理解本专利技术优选实施例的用途。参见图3，它表示按照本专利技术的一种EEPROM。如图所示，在半导体衬底21上面叠置栅氧化膜22和浮栅23、此后，在浮栅23的整个表面和露出的半导体衬底21上面形成第一层间绝缘层25。用上述方法形成纵向延伸的选择栅26、以便覆盖浮栅23的左部和半导体衬底21的区域。浮栅23有这样的一个矩形形状，以便部分地覆盖有源区。此时，位于浮栅23下面的栅氧化膜22具有比如说100或者更薄的厚度，使电子能够通过此厚度，于是作为隧道氧化膜。可以用单层氧化膜和多层的氧化物—氮化物—氧化物膜作为第一层间绝缘膜25。此后，利用浮栅23和选择栅26作为掩模，把与半导体衬底杂质类型相反的杂质注入到半导体衬底形成漏极24和源极24′，接着在最终获得结构的整个表面形成第2层间绝缘膜27。腐蚀第2层间绝缘膜27的预定区域形成接触孔28，通过该接触孔28暴露出选择栅极26的一部分。通过接触孔28，使选择栅26与控制栅29互相接触，以便保护浮栅23的右侧面。如上所述，按照本专利技术的EEPROM包括覆盖浮栅的一部分和源极的某一部分的一选择栅，一控制栅，它覆盖浮栅的另一部分和漏极的某一部分。本专利技术的EEPROM在电荷耦合率方面得到改善，即使在低的外加电压情况也使编程效率增加。另外，把低外电压加于EEPROM，使外围晶体管的栅氧化膜结击穿电压降低，使浅结和薄栅氧化膜工艺变成可能。此外，在浮栅上面形成选择栅后，可能利用离子注入工艺实现浅结，导致形成源极和漏极。对于普通技术人员，在读了上述公开文件后，所公开的本专利技术的其它特征优点和实施例将显而易见。对此，在相当详细地叙述本专利技术特殊实施例的同时，如所叙述的和要求的，在不脱离本专利技术精神实质和范围的情况下，可能对这些实施例进行变化和修改。本文档来自技高网...

【技术保护点】
一种制造ＥＥＰＲＯＭ的方法，包括下列步骤： 在半导体衬底上形成栅氧化膜； 在栅氧化膜上面形成浮栅； 在浮栅的整个表面和露出的半导体衬底上面形成第１层间绝缘膜； 在第１层间绝缘膜的区域，从半导体衬底的一部分到浮栅上表面的一部分形成选择栅； 利用浮栅和选择栅作为掩模，把杂质注入到半导体衬底，形成源极和漏极，所述的杂质与半导体衬底中杂质类型不同； 在最终获得的结构的整个表面形成第２层间绝缘膜； 腐蚀位于选择栅上面的部分第２层间绝缘膜，以便露出接触孔，通过该接触孔使选择栅露出； 形成控制栅，它通过接触孔和选择栅相互接触，并且保护浮栅的未覆盖的上表面。

【技术特征摘要】
KR 1994-7-18 94-172971.一种制造EEPROM的方法，包括下列步骤在半导体衬底上形成栅氧化膜；在栅氧化膜上面形成浮栅；在浮栅的整个表面和露出的半导体衬底上面形成第1层间绝缘膜；在第1层间绝缘膜的区域，从半导体衬底的一部分到浮栅上表面的一部分形成选择栅；利用浮栅和选择栅作为掩模，把杂质注入到半导体衬底，形成源极和漏极，所述的杂质与半导体衬底中杂质类型不同；在最终获得的结构的整个表面形成第2层间绝缘膜；腐蚀位于选择栅上面的部分第2层间绝缘膜，以便露出接触孔，通过该接触孔使选择栅露出；形成控制栅，它通过接触孔和选择栅相互接触，并且保护浮栅的未覆盖的上表面。2.按照权利要求1的一种方法，其特征是栅氧化膜的厚度是100或更薄，以便作为隧道氧化膜。3.按照权利要求1的一种方法，其特征是形成的所...

【专利技术属性】
技术研发人员：申起秀，崔寿汉，
申请(专利权)人：现代电子产业株式会社，
类型：发明
国别省市：KR[韩国]