【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及晶体管、晶体管阵列、制造晶体管阵列的方法和非易失半导体存储器。当前，诸如FeRAM(铁电随机存取存储器)、EPROM(可擦和可编程只读存储器)和EEPROM(电可擦可编程只读存储器)的非易失半导体存储器吸引了越来越多的注意。EPROM和EEPRM通过在浮栅处存储电荷然后使用控制栅检测由于电荷的存在或不存在而引起的其阈值电压的变化存储数据。一种电流EEPROM是以整个存储器芯片为单位擦除数据的EEPROM，另一种是闪速EEPROM，它的存储单元阵列被分成任意个块和对每个块执行数据擦除。闪速EEPROM具有如下的优点(1)存储数据的非易失性，(2)低功率损耗，(3)电重写能力(机上重写)，(4)低成本。因此，它们的应用范围扩大到包括用于在蜂窝式电话和移动信息终端中使用的程序或数据。构成闪速EEPROM的存储单元具有包括分割栅和堆叠栅在内的多种类型。在使用堆叠栅存储单元的闪速EEPROM中，存储单元不具有自身的选择功能。因此，当在擦除数据的同时从浮栅过分释放电荷时，即使是在用于断开状态的预定电压(例如，0伏)被施加给控制栅，沟道区也将变成导通。结果是...
【技术保护点】
一种包括其中被注入电荷的浮栅的晶体管，包括：在一个半导体基片上形成的两个源－漏区，在所述半导体基片上形成的一个绝缘层，在所述绝缘层上彼此靠近形成并置于两个源－漏区之间的两个浮栅，和置于两个浮栅较上层的公共控制栅，其中，所述浮栅和半导体基片之间的电容被设置得大于该浮栅和控制栅之间的电容。
【技术特征摘要】
【国外来华专利技术】JP 1997-5-15 125750/97;JP 1996-12-27 350901/961.一种包括其中被注入电荷的浮栅的晶体管，包括在一个半导体基片上形成的两个源-漏区，在所述半导体基片上形成的一个绝缘层，在所述绝缘层上彼此靠近形成并置于两个源-漏区之间的两个浮栅，和置于两个浮栅较上层的公共控制栅，其中，所述浮栅和半导体基片之间的电容被设置得大于该浮栅和控制栅之间的电容。2.一种包括其中被注入电荷的浮栅的晶体管，包括包括第一和第二源-漏区的半导体基片，置于第一和第二源-漏区之间的一个沟道区，在所述半导体基片上的一个栅绝缘层，置于靠近第一源-漏区和在所述栅绝缘层上形成的第一浮栅，置于靠近第一浮栅和靠近第二源-漏区和在所述栅绝缘层上形成的第二浮栅，在第一和第二浮栅上的一个绝缘层，在该绝缘层上的一个控制栅，其中，所述浮栅和半导体基片之间的电容被设置得大于该浮栅和所述控制栅之间的电容。3.根据权利要求2所述的晶体管，其特征是所述第二源-漏区的结构与所述第一源漏区的结构对称，所述第二浮栅的尺寸与形状等于第一浮栅的尺寸与形状。4.根据权利要求2所述的晶体管，还包括在第一和第二浮栅上部的突起部分。5.根据权利要求2所述的晶体管，还包括从所述控制栅延伸并置于在第一和第二浮栅之间所述栅绝缘层上的一个选择栅。6.根据权利要求2所述的晶体管，其特征是当通过注入电荷将数据写入所述第二浮栅时，建立将被存储到第一浮栅中的预定电荷量，从而使写数据所需的单元电流流过第二浮栅。7.根据权利要求2所述的晶体管，其特征是当通过注入电荷将数据写入所述第二浮栅时，单元电流从第二源-漏区流向第一源漏区，经过在第二源-漏区和第二浮栅之间一个电容的耦合在所述沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过注入到第二浮栅中的热电子使电荷存储到第二浮栅中，与该电荷对应的数据被写入和存储。8.根据权利要求2所述的晶体管，其特征是当通过注入电荷将数据写入所述第二浮栅时，第一源-漏区经过一个恒流源接地，第二电压被施加给第二源-漏区，低于第二电压的第三电压被施加给控制栅，单元电流从第二源-漏区流向第一源-漏区，经过在第二源-漏区和第二浮栅之间一个电容的耦合第二浮栅处的电位抬高，在沟道区和第二浮栅之间建立起一个高电位场，沟道区中的电子被加速变成热电子，通过向第二浮栅注入热电子，电荷被存储在第二浮栅中，与该电荷对应的数据被写入和存储，经过在第一源-漏区和第一浮栅之间一个电容的耦合第一浮栅的电位被抬高，但是由于第一浮栅的低电位，热电子基本不被注入第一浮栅中。9.根据权利要求7所述的晶体管，其特征是通过调节所述单元电流和向第二浮栅注入电子的时间来调节存储在第二浮栅内的电荷，和存储在第二浮栅中的电荷被建立很小值以便使没有重写状态发生。10.根据权利要求7所述的晶体管，其特征是通过调节所述单元电流和向第二浮栅注入电子的时间来调节存储在第二浮栅内的电荷，和存储在第二浮栅中的电荷被建立很大值以便使重写状态发生，和第二浮栅的栅长度或基片的杂质浓度度中的至少一个被设置，以便使与所述单元电流对应的某个值的漏电流流过在第一浮栅下的沟道区。11.根据权利要求2所述的晶体管，其特征是由于经过在第一源-漏区和第一浮栅之间的一个电容的耦合其上叠加有第一浮栅的沟道区进入导通状态，而不必考虑存储在第一浮栅内电荷的状态，和在从第一源-漏区流向第二源-漏区的单元电流的基础上读出存储在第二浮栅中的数据。12.根据权利要求2所述的晶体管，其特征是由于经过在第一源-漏区和第一浮栅之间一个电容的耦合其上叠加有第一浮栅的沟道区保持在导通状态，而不必考虑存储在第一浮栅中电荷的状态，擦除模式下其上叠加有第二浮栅的沟道区被设置为导通状态，写模式下其上叠加有第二浮栅的沟道区变得接近断开状态，和通过在第一源-漏区和第二源-漏区之间流过的单元电流值的基础上调节第二浮栅的写状态或擦除状态读出存储在第二浮栅中的数据。13.根据权利要求2所述的晶体管，其特征是第三电压被施加给第一源-漏区，低于第三电压的第四电压被施加给第二源-漏区，第五电压被施加给控制栅，经过第一源-漏区和第一浮栅之间一个电容的耦合第一浮栅的电位被抬高，其上叠加有第一浮栅的沟道区被设置为导通状态而不必考虑存储在第一浮栅中电荷的状态，其上叠加有在擦除模式下其中没有存储电荷的第二浮栅的沟道区被设置为导通状态，其上叠加有在写模式下存储了电荷的第二浮栅的沟道区被设置为接近断开状态，和通过在第一源-漏区和第二源-漏区之间流过的单元电流值的基础上调节第二浮栅的写状态或擦除抓哏抬读出存储在第二浮栅中的数据。14.根据权利要求2所述的晶体管，其特征是第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合，第一和第二浮栅的电位基本保持在第六电压，控制栅和第一和第二浮栅之间的电位差被设置得很大，在控制栅和第一和第二浮栅之间建立起一个高电位场，从而使在其间流过一个Fowler-Nordheim隧道电流，第一和第二浮栅中的电子被推向控制栅，和存储在第一和第二浮栅中的数据被擦除。15.根据权利要求2所述的晶体管，其特征是第六电压被施加给第一和第二源-漏区，高于第六电压的第七电压被施加给控制栅，由于第一和第二浮栅与第一和第二源-漏区的牢固耦合第一和第二浮栅的电位基本被保持在第六电压，控制栅和第一和第二浮栅之间的电位差被设置得很大，在控制栅和第一和第二浮栅之间建立起一个高电位场，导致其间有Fowler-Nordheim隧道电流流过，第一和第二浮栅中的电子被转移到控制栅，存储在第一和第二浮栅中的数据被擦除。16.一种其中多个晶体管被布置成阵列的晶体管阵列，包括多个晶体管，包括在一个半导体基片上形成的两个源-漏区，在该半导体基片上形成的一个绝缘层，两个在所述绝缘层上彼此靠近形成并置于两个源-漏区之间的浮栅，和置于两个浮栅上层的一个公共控制栅；多个字线，利用这些字线，所述晶体管被布置在所述矩阵中和朝向矩阵列布置的所述晶体管的控制栅被公共连接；和共同连接朝向所述矩阵行布置的晶体管源-漏区的多个位线。17.一种晶体管阵列，包括一个半导体基片；多个晶体管，每一个晶体管包括第一和第二源-漏区，置于第一和第二源-漏区之间的一个沟道区，位于所述半导体基片上的一个栅绝缘层，靠近第一源-漏区并在所述栅绝缘层上形成的第一浮栅，靠近第一浮栅和靠近第二源-漏区并在所述栅绝缘层上形成的第二浮栅，在第一和第二浮栅上的一个绝缘层，和在所述绝缘层上的一个控制栅；多个字线，利用这些字线，所述晶体管被布置在矩阵中，朝向矩阵列布置的晶体管的控制栅被共同连接，和共同连接朝向矩阵行布置的晶体管的源-漏区的多个位线。18.根据权利要求17所述的晶体管阵列，其特征是朝向列布置的每个晶体管具有与相邻晶体管的位线无关的一对位线。19.根据权利要求17所述的晶体管阵列，其特征是所述晶体管阵列可以被分成多个单元块列，和通过一个位线连接可以被在每个单元块中朝向所述列的一对晶体管共享的一个源-漏区。20.根据权利要求17所述的晶体管阵列，包括多个局部短位线，利用这些局部短位线，所述晶体管阵列被分成多个单元块行，和朝向每个单元块行布置的晶体管的源-漏区被共同连接，全局位线对应于每个局部短位线，每个局部短位线经过一个转换元件与每个单元块中的全局位线相连。21.根据权利要求17所述的晶体管阵列，其特征是连接到公共字线上的每个晶体管的浮栅以串联形式布置以形成与-或形式的结构，在这种结构中，其电路与公共连接位线平行布置。22.一种用于制造包括其中已经被注入电荷的浮栅的晶体管的方法，包括如下步骤在一个半导体基片上形成一个栅绝缘层；在所述绝缘层上形成第一导电层；通过蚀刻第一导电层在所述半导体基片上模制彼此平行的第一和第二浮栅；在掩蔽从第一浮栅到第二浮栅的所述区域之后通过注入杂质离子在所述半导体基片上形成第一和第二源-漏区；在所述浮栅上形成一个绝缘层；在所述绝缘层上形成第二导电层；和在按照第二导电层、绝缘层和第一导电层这个顺序进行蚀刻之后，使用第二导电层模制控制栅，使用第一导电层模制第二浮栅。23.一种其中多个存储单元被布置成阵列的存储阵列，包括多个存储单元，包括在一个半导体基片上形成的两个源-漏区，在所述半导体基片上形成的一个绝缘层，在所述绝缘层上彼此靠近形成并置于两个源-漏区之间的两个浮栅，和置于两个浮栅上层的一个控制栅；多个字线，利用这些字线，存储单元被布置在所述矩阵中和朝向所述矩阵列布置的存储单元的控制栅被共同连接；和共同连接朝向矩阵行布置的存储单元源-漏区的多个位线。24.一种用于制造包括其中已经被注入电荷的浮栅的非易失性半导体存储单元的方法，包括如下步骤在半导体基片上形成一个栅绝缘层；在所述栅绝缘层上形成第一导电层；通过蚀刻第一导电层在所述半导体基片上形成彼此平行的第一和第二浮栅；在掩蔽从第一浮栅到第二浮栅之间的区域之后，通过注入离子在所述半导体基片上形成第一和第二源-漏区；在所述浮栅上形成一个绝缘层；在所述绝缘层上形成第二导电层；和在按照第二导电层、绝缘层和第一导电层的顺序进行蚀刻之后，使用第二导电层模制控制栅，使用第一导电层模制第二浮栅。25.根据权利要求7所述的晶体管，其特征是当通过电荷注入在第二浮栅中写入数据时，将被存储在第一浮栅中的预定电荷量被建立，从而使向第二浮栅写入数据所需的单元电流流过。26.根据权利要求8所述的晶体管，其特征是当通过电荷注入向第二浮栅写入数据时，将被存储在第一浮栅中的预定电荷量被建立，从而使在第二浮栅中流过写入数据所需的单元电流。27.根据权利要求17所述的晶体管，还包括其结构与第一源-漏区对称的第二源-漏区和其形状和尺寸与所述第一浮栅的形状和尺寸极为相同的第二浮栅。28.根据权利要求17所述的晶体管，还包括在第一和第二浮栅上层的突起部分。29.根...
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