具有电容元件的半导体器件的制造方法技术

本发明专利技术提供一种在形成有集成电路的半导体基板上通过层间绝缘膜形成电容元件的半导体装置。这种半导体装置，一种是形成膜中水分含量在０．５克／ｃｍ↑［３］以下的层间绝缘膜来覆盖电容元件的，还有另一种是形成氢含量在１０↑［２１］／ｃｍ↑［３］以下的保护膜来覆盖集成电路和电容元件的电极配线的。通过这样构成，可以减小构成电容元件电容绝缘膜的强电介质膜或高电介质膜的泄漏电流，防止绝缘耐压变差。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请是1994年8月5日提交的申请号为94109461.8的专利申请的分案申请。本专利技术涉及一种具有以强电介质膜或高电介质膜为电容绝缘膜的电容元件的半导体装置及其制造方法。近些年，随着微机和数字信号处理机等半导体装置的更为高速，功率消耗更低，民用电器的性能也进一步提高。但另一面，这些电器所产生的电磁噪音这种无用辐射又正成为大问题。因此，不用说电器，就是用在这些电器中的半导体装置，也需要应付无用辐射的办法。半导体装置最具效果的对付无用辐射的措施，是在电源线与接地线之间设置大容量电容元件，以往则是在半导体装置以外外接电容元件。另外，最近正在开发具有将强电介质膜用作电容绝缘膜的电容元件的单纯构成的非易失随机存取存储器，和将采用高介电常数电介质膜的电容元件作为保持电容的动态随机存取存储器。以下具体说明现有的具有电容元件的半导体装置。附图说明图1是这种代表性半导体装置的部分剖面图。图1中，在硅衬底1上分隔区域2所包围的区域内，形成了以扩散区域3、栅氧化膜4以及栅电极5所代表的集成电路6。在这硅衬底1上还形成了绝缘膜7，该绝缘膜7上的规定区域则形成有下电极8、电容绝缘膜9以及上电极10所组成的电容元件11。而且形成了层间绝缘膜12，以至少覆盖电容元件11。此外，还分别形成有通过第一接触孔13a与扩散区域3连接的电极配线14a，通过第二接触孔13b与电容元件11的下电极8连接的电极配线14b，通过第三接触孔13c与电容元件11的上电极10连接的电极配线14c。再形成保护电极配线14a、14b、14c用的保护膜15。以下参照图1和图2示出的制造工序流程图说明图1所示现有的具有电容元件的半导体装置的制造方法。首先，由工序(1)在硅衬底1上形成集成电路6等。其次，由工序(2)在硅衬底1上形成绝缘膜7。接下来，由工序(3)在绝缘膜7上形成电容元件11。该电容元件11是在顺序淀积了作为下电极8的第一导电膜、电容绝缘膜9、作为上电极10的第二导电膜之后，再由光刻分别制出图版形成的。电容绝缘膜9采用强电介质膜或高电介质膜，而下电极8以及上电极10则采用从电容绝缘膜9相接一侧顺序由铂膜和钛膜组成的双层膜。接下来，在工序(4)中由CV法形成至少覆盖电容元件11、由PSG膜(磷掺杂氧化硅膜)组成的层间绝缘膜12。接下来，在工序(5)中形成达到集成电路6的扩散区域3的第一接触孔13a，达到电容元件11的下电极8的第二接触孔13b，和达到电容元件11的上电极10的第三接触孔13c。接着由工序(6)形成电极配线14a、14b和14c，此后再由工序(7)中等离子CV法，形成由耐湿性好的氮化硅膜或氮化氧化硅膜等组成的保护膜15。但是，上面所述现有的具有电容元件的半导体装置中，层间绝缘膜12采用PSG膜，为的是达到缓和对于电容元件11应力这种的，但PSG膜吸收用CV法形成PSG膜时所产生的水份，这种水份扩散至构成电容绝缘膜9的强电介质膜，使得电阻降低。这种现象正是导致电容元件11泄漏电流增大和绝缘耐压下降，引起电容绝缘膜9绝缘损坏的原因。而且，上面所述现有的具有电容元件的半导体装置中，保护膜15采用等离子CV法形成的氮化硅膜或氮化氧化硅膜，为的是可以防止电容元件11外部来的水份进入，但是借助于等离子CV法成膜当中产生活化氢，这种活化氢扩散到构成电容绝缘膜9的强电介质膜或高电介质膜中，成为引起电容元件11泄漏电流增大和寿命特性变差的原因。一般，由等离子CV法成膜的氮化膜中氢原子含量多达1022个/cm3，成膜后经热处理，就使得氢向电容绝缘膜9中的扩散加速，进一步成为使电容元件11特性变差的原因。本专利技术的目的在于，提供一种具有可靠性高的电容元件的半导体装置。而且，还提供一种避免使半导体衬底上形成的集成电路变差来制造上述半导体装置的方法。本专利技术半导体装置的一种形态，其构成是，在制作有集成电路的半导体衬底上的绝缘膜上，形成由下电极、电容绝缘膜和上电极所组成的电容元件，覆盖该电容元件形成的层间绝缘膜中的水份含量，按层间绝缘膜每1cm3来算，不超过0.5g。经证实，按照这种构成，可以抑制水份往电容绝缘膜中扩散，可以防止电容绝缘膜绝缘耐压下降，提高可靠性以及寿命。而且本专利技术半导体装置另一形态，其构成是，覆盖电极配线形成的保护膜是氢含量低于1021个/cm3的氮化硅膜。经证实，按照这种构成，对这种氮化硅膜在形成后即使以400℃温度热处理，扩散至电容绝缘膜中的氢原子数还是很少，电容元件没有发生特性变差的情况。而且本专利技术半导体装置另一形态，其构成是，从电极配线一侧依次淀积PSG膜(磷掺杂氧化硅膜)、NSG膜(无掺杂氧化硅膜)作为覆盖电极配线而形成的保护膜。按照这种构成，与现有等离子CV法形成的氮化硅膜和氮化氧化硅膜不同，保护膜中不含氢，因而避免使电容绝缘膜变差。此外，PSG膜具有使得电容元件的应力缓和，其上形成的NSG膜可以弥补PSG膜具有吸湿性的不足，可以实现电容元件不出现应力，并且具有高可靠性。而且本专利技术半导体装置另一形态，其构成是，在电容元件上形成的层间绝缘膜之上，按覆盖电容元件的形状，再形成氮化钛膜或钛钨膜。按照这种构成，由于氮化钛膜，钛钨膜与层间绝缘膜的密合性好，且致密，因而可以防止水份进入电容绝缘膜，电容元件未出现特性变差的情况。而且，在此构成基础上再在电容元件以外区域形成氮化硅膜，电容元件就不出现应力，而且可以防止水份进入，其它区域也可以得到氮化硅膜全面的保护。本专利技术半导体装置制造方法的一个形态，是除上述制造半导体装置用的方法以外，还包括除去电容元件上部保护膜或者保护膜与层间绝缘膜，热处理电容绝缘膜的步骤。按照此构成，可以方便地使电容绝缘膜中所含的氢单体或氢化合物放出，因而可以防止电容元件泄漏电流增大以及绝缘耐压下降。图1是示意现有的具有电容元件的半导体装置的主要部分构造的部分剖面图。图2是说明现有的具有电容元件的半导体装置的制造方法用的流程图。图3是示意本专利技术实施例1具有电容元件的半导体装置的主要部分构造的部分剖面图。图4是说明本专利技术实施例1具有电容元件的半导体装置的制造方法用的流程图。图5示出的是PSG膜水份脱除量相对于温度的变化关系图。图6示出的是本专利技术实施例1具有电容元件的半导体装置的寿命试验结果图。图7是示意本专利技术实施例2具有电容元件的半导体装置的主要部分构造的部分剖面图。图8、图9、图10是示意本专利技术实施例2具有电容元件的半导体装置的制造方法的部分剖面图。图8示出的是在制作有集成电路的半导体衬底上的绝缘膜上形成电容元件，在该电容元件上形成层间绝缘膜，形成好接触孔之后再形成了电极配线的状态。图9示出的是形成了保护电极配线用的保护膜的状态。图10示出的是在图9所示的保护膜上再形成第二保护膜的状态。图11是本专利技术实施例2具有电容元件的半导体装置在电极配线形成以后各工序中电容元件泄漏电流的测定图。图12示出的是本专利技术实施例2具有电容元件的半导体装置在电极配线形成以后各工序中电容元件所加的电压与直至破坏的时间的关系图。图13是示意本专利技术实施例3具有电容元件的半导体装置的主要部分构造的部分剖面图。图14、图15、图16是示意本专利技术实施例3具有电容元件的半导体装置的制造方法的部分剖面图。图14示出的是制作有集成电路的半导体衬底上的绝缘膜上本文档来自技高网...

【技术保护点】
一种半导体装置制造方法，其特征在于包括：在制作有集成电路的半导体基板的绝缘膜上形成由导电性膜制成的下电极；所述下电极上形成的强电介质膜或高电介质膜制成的电容绝缘膜；所述电容绝缘膜上形成的导电性膜制成的上电极所组成的电容元件的工序；形 成层间绝缘膜覆盖所述电容元件的工序；形成通过所述绝缘膜以及层间绝缘膜到达集成电路或电容元件上电极、下电极的接触孔的工序；形成通过所述接触孔与集成电路和电容元件电连接的电极配线的工序；形成保护膜覆盖所述电极配线的工序；以及热处 理所述电容元件的工序。

【技术特征摘要】
JP 1993-8-5 194617/93;JP 1993-8-5 194618/93;JP 1991.一种半导体装置制造方法，其特征在于包括在制作有集成电路的半导体基板的绝缘膜上形成由导电性膜制成的下电极；所述下电极上形成的强电介质膜或高电介质膜制成的电容绝缘膜；所述电容绝缘膜上形成的导电性膜制成的上电极所组成的电容元件的工序；形成层间绝缘膜覆盖所述电容元件的工序；形成通过所述绝缘膜以及层间绝缘膜到达集成电路或电容元件上电极、下电极的接触孔的工序；形成通过所述接触孔与集成电路和电容元件电连接的电极配线的工序；形成保护膜覆盖所述电极配线的工序；以及热处理所述电容元件的工序。2.如权利要求1所述的半导体装置制造方法...

【专利技术属性】
技术研发人员：有田浩二，藤井英治，田恭博，上本康裕，那须，松田明浩，长野能久，井上敦雄，松浦武敏，大男，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]