具有电容元件的半导体器件及其制造方法技术

一种具有电容元件的半导体器件及其制造方法，在下层电极９Ａ上形成电容元件用电介质层１０。在该下部电极层９Ａ和电容元件用电介质层１０上形成层间绝缘层１１，在该层间绝缘层１１上形成到达电容元件用电介质层１０的插塞孔１１ａ。形成上层电极１２Ａ，１３Ａ使得充填该插塞孔１１ａ的内部，而且把电容元件用电介质层１０夹在中间与下层电极９Ａ相对。电容元件用电介质层１０在插塞孔１１ａ的正下方区以及插塞孔１１ａ的周壁的外周的区域与下层电极９Ａ接触。由此，可以得到能够防止下层电极９Ａ的金属原子的扩散的同时具有大容量的电容元件的半导体器件及其制造方法。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别是涉及作为在半导体衬底上具有多个金属布线层的半导体器件，在上下金属布线层之间的绝缘层的开口内部形成了电容元件的半导体器件及其制造方法。形成层间绝缘层107使得覆盖上述的电容元件C，下层电极109以及上层电极112的每一个经过在连接孔107a内埋入的金属插塞108与金属布线113电连接。通过该金属布线113向下层电极109以及上层电极112的每一个提供电位，在电极之间积累电荷。另外，晶体管T具有一对源/漏区103，栅极绝缘层104，栅极电极层105。一对源/漏区103在半导体衬底101的表面上相互隔开距离形成。栅极电极层105在由该一对源/漏区103夹持的区域上经过栅极绝缘层104形成。在该栅极电极层105上形成绝缘层106。一对源/漏区103的每一个经过在连接孔107a内埋入的金属插塞108与金属布线113电连接。在以往的具有电容元件的半导体器件中，在层间绝缘层107的表面上实施基于CMP(Chemical Mechanical Polishing)法的平坦化处理使得覆盖电容元件C以及晶体管T。这是为了通过减少层间绝缘层107上表面中的表面阶差，使得在其上层容易地进行基于照相制版的图形形成，同时提高尺寸精度。然而，在进行基于CMP法的平坦化时，层间绝缘层107的上表面由于几乎完全被平坦化，因此对于源/漏区103上的薄厚h3，栅极电极105上的膜厚h1将减薄栅极电极105的膜厚部分。同样，对于栅极电极105上的膜厚h1，上层电极112上的膜厚h2将减薄电容元件用电介质层110以及上层电极112的膜厚部分。通常，由于在由CMP法进行的平坦化时所去除的膜厚中具有分散性，因此在该平坦化时需要较厚地设定膜厚h2，使得上层电极112不从层间绝缘层107露出。然而，如果加厚膜厚h2，则源/漏区103上的膜厚h3也必然加厚。如果该膜厚h3加厚，则到达源/漏区103连接孔107a的方位比(连接孔107a的深度与连接孔107a的直径之比)加大，在通过干法刻蚀连接孔107a进行开口时难以高尺寸精度地稳定地进行开口。根据具体情况，存在着在加工过程中刻蚀的行进停止，导致连接孔107a的开口不良这样的问题点。能够解决上述问题点的技术公开在特开平11-274428号公报中。图17是示出在特开平11-274428号公报中公开的具有电容元件的半导体器件的结构的概略剖面图。参照图17，电容元件C具有下层电极209、电容元件用电介质层210和上层电极212A。下层电极209形成在硅衬底201上的硅氧化膜207上，具有多晶硅膜209a和钛硅化物膜209b。上层电极212A形成为使得充填设置在层间绝缘层211上的孔211a的内部。该上层电极212A与在层间绝缘层211上延伸的铝布线213A电连接。其次，说明具有该电容元件的半导体器件的制造方法。图18～图23是按照工程顺序示出具有图17所示的电容元件的半导体器件的制造方法的概略剖面图。参照图18，在硅衬底201上形成了硅氧化膜207以后，形成由多晶硅膜209a和钛硅化物膜209b构成的下层电极209。参照图19，形成层间绝缘层211使得覆盖下层电极209。在该层间绝缘层211上，形成到达下层电极209a的开口211a。在整个表面上形成由电容元件用电介质层构成的硅氮化膜210使得覆盖该开口211a的内面。参照图20，在层间绝缘层211以及硅氮化膜210上，形成到达下层电极209的连接孔211b。参照图21，在整个表面上形成钨膜212使得埋入孔211a以及连接孔211b。然后，通过CMP法研磨该膜212。参照图22，通过基于该CMP的研磨，露出硅氮化膜210的上表面，形成由钨构成的上层电极212A和插塞导电层212B。参照图23，通过干法刻蚀去除露出表面的硅氮化膜210的无用部分。然后，通过形成铝布线层，完成具有图17所示的电容元件C的半导体器件。在该图17所示的构造中，电容元件C的上层电极212A形成为埋入孔211A的插塞层。这是因为上层电极212A在层间绝缘层211的上表面能够直接与铝布线层213B电接触。由此，不需要设置用于使上层电极212A与铝布线213B连接的连接孔，能够减薄层间绝缘层211的厚度。由此，能够缓和在图16的结构中成为问题的由源/漏区103上的膜厚h3加厚而产生的问题。然而，在图17所示的结构中，在考虑了来自下部电极层的金属原子的扩散时具有制造工序复杂这样的问题，或者电容元件的容量不充分这样的问题。以下，详细地说明这些问题。(1)关于增多制造工序例如在图17所示的结构中，作为下层电极209的材质选择铜(Cu)时，该铜原子易于在硅氧化膜等的绝缘层中扩散，成为使晶体管的阈值电压等发生变化的主要原因。因此，为了防止铜原子从下层电极209扩散，采用以阻挡层覆盖下层电极209的方法。然而在图17的结构中要形成阻挡层时，需要单独设置阻挡层，由于要追加其制造工序因此制造工序繁琐。另外，通过选择电容元件用电介质层210的材质，也能够使得具有作为防止铜扩散的功能。然而，在图17的结构中，由于电容元件用电介质层210仅在孔211a中形成，因此不能够充分防止来自下部电极209的铜原子的扩散。(2)关于电容元件C的容量在图17所示的结构中，下层电极209与上层电极212A仅在平面区域相对，因此有时不能够确保作为电容元件的充分的容量。
技术实现思路
本专利技术的一个目的在于提供能够防止来自下层电极的金属原子的扩散的同时，能够简化制造工序的。本专利技术的另一个目的在于提供能够防止连接孔的开口不良的同时，具有能够增大容量的电容元件的半导体器件及其制造方法。本专利技术一方案的具有电容元件的半导体器件具备下部电极层；电容元件用电介质层；绝缘层和上部电极层。电容元件用电介质层形成在下部电极层上。绝缘层形成在下部电极层以及电容元件用电介质层的上面，而且具有到达电容元件用电介质层的孔。上部电极层充填孔的内部，而且把电容元件用电介质层夹在中间与下部电极层相对。电容元件用电介质层在孔的正下方区域以及孔周壁的外周区域与下部电极层的上表面接触。如果依据本专利技术一方案的具有电容元件的半导体器件，则不仅在孔的正下方区域，而且在其外周区域电容元件用电介质层也与下部电极层接触，因此与以往的结构(图17)相比较，能够提高防止来自下部电极层的金属原子扩散的效果。另外，由于电容元件用电介质层兼用为扩散阻挡层，因此不需要单独形成扩散阻挡层。由此，不需要单独形成扩散阻挡层的工序，能够以简单的制造工序形成防扩散效果高的扩散阻挡层。另外，上部电极层形成为充填设置在绝缘层中的孔的内部的插塞层。因此，上部电极层能够在绝缘层的上表面直接地与成为布线的部分电连接。由此，由于不需要设置连接上部电极层与布线部分用的连接孔，因此能够减薄绝缘层的厚度。从而，缓和在以往例中成为问题的源/漏区上的绝缘层的膜厚加厚而产生的问题。在上述一方案的具有电容元件的半导体器件中，电容元件用电介质层最好接触下部电极层的侧面。由此，能够防止下部电极层的金属原子从侧面扩散。在上述一方案的具有电容元件的半导体器件中，电容元件用电介质层最好具有形成实质上与下部电极层的侧壁连续接触的表面的侧壁。由此，能够使用同一个掩膜把下部电极层与电容元件用电介质层图形化。由此，与分本文档来自技高网...

【技术保护点】
一种具有电容元件的半导体器件，其特征在于具备：下部电极层（９Ａ）；形成在上述下部电极层（９Ａ）上的电容元件用电介质层（１０）；形成在上述下部电极层（９Ａ）以及上述电容元件用电介质层（１０）的上面，而且具有到达上述电容元件用电介质 层（１０）的孔（１１ａ）的绝缘层（１１）；充填上述孔（１１ａ）的内部，而且把上述电容元件用电介质层（１０）夹在中间，与上述下部电极层（９Ａ）相对的上部电极层（１２Ａ，１３Ａ），上述电容元件用电介质层（１０）在上述孔（１１ａ）的正下方 区以及上述孔的周壁的外周区域与上述下部电极层（９Ａ）的上表面接触。

【技术特征摘要】
JP 2000-12-15 382038/001.一种具有电容元件的半导体器件，其特征在于具备下部电极层(9A)；形成在上述下部电极层(9A)上的电容元件用电介质层(10)；形成在上述下部电极层(9A)以及上述电容元件用电介质层(10)的上面，而且具有到达上述电容元件用电介质层(10)的孔(11a)的绝缘层(11)；充填上述孔(11a)的内部，而且把上述电容元件用电介质层(10)夹在中间，与上述下部电极层(9A)相对的上部电极层(12A，13A)，上述电容元件用电介质层(10)在上述孔(11a)的正下方区以及上述孔的周壁的外周区域与上述下部电极层(9A)的上表面接触。2.如果权利要求1中所述的具有电容元件的半导体器件，其特征在于上述电容元件用电介质层(10)与上述下部电极层(9A)的侧面接触。3.如权利要求1中所述的具有电容元件的半导体器件，其特征在于上述电容元件用电介质层(10)具有实质上与上述下部电极层(9A)的侧壁连续的表面。4.一种具有电容元件的半导体器件，其特征在于具备第1下部电极部分(9A)；形成在上述第1下部电极部分(9A)上，而且具有到达上述第1下部电极部分(9A)的孔(11a)的绝缘层(11)；具有沿着上述孔(11a)的周面形成的筒形部分，而且与上述第1下部电极部分(9A)电连接的第2下部电极部分(31)；形成在上述第2下部电极部分(31)上的电容元件用电介质层(10)；充填上述孔(11a)的内部，而且把上述电容元件用电介质层(10)夹在中间与上述第2下部电极部分(31)相对的上部电极层(12A，13A)。5.如权利要求4中所述的具有电容元件的半导体器件，其特征在于上述第2下部电极部分(31)不位于上述绝缘层(11)的上表面上。6.如权利要求4中所述的具有电容元件的半导体器件，其特征在于上述第2下部电极部分(31)具有在上述绝缘层(11)的上述表面上延伸的部分。7.如权利要求4中所述的具有电容元件的半导体器件，其特征在于上述孔(11a)形成为具有比上述第1下部电极部分(9a)的上表面宽的开口直径。8.如权利要求4中所述的具有电容元件的半导体器件，其特征在于形成多个上述孔(11a)，多个上述孔(11a)的每一个到达单一的上述第1下部电极部分(9A)，上述第2下部电极部分(31)具有沿着多个上述孔(11a)的各周面的部分，而且上述上部电极层(12A，13A)形成为充填多个上述孔(11a)的每一个。9.一种具有电容元件的半导体器件的制造方法，其特征在于具备在下部电极层(9A)上形成电容元件用电介质层(10)的...

【专利技术属性】
技术研发人员：高田佳史，泉谷淳子，砂田繁树，
申请(专利权)人：三菱电机株式会社，菱电半导体系统工程株式会社，
类型：发明
国别省市：JP[日本]