集成电路装置， －其中，一个第一元件和一个第二元件在半导体基片（１）中被集成， －其中，一个沟槽（３）在半导体基片（１）中被设置，它从半导体基片（１）的主面（２）延伸至半导体基片（１）里，它备有一种绝缘结构（４’，５），使得第一元件和第二元件绝缘， －其中，至少沟槽（３）的一个侧壁有一个突起（３’），故而沟槽（３）的宽度在沟槽底部区域比在主面（２）上的区域大， －其中，在与侧壁邻界的并且在主面（２）的垂直方向上，绝缘结构（４’，５）从主面（２）延伸至沟槽底部，在此，绝缘结构（４’，５）的厚度在突起（３’）区域比在主面（２）上的要大， －其中，第一元件在主面（２）以及第二元件在沟槽底部被设置。（*该技术在2016年保护过期，可自由使用*）
【技术实现步骤摘要】
在半导体技术中，特别是MOS-技术使用沟槽绝缘，它在基片内以一个很窄的绝缘区域使元件彼此电学分离。作为沟槽绝缘通常使用长沟槽，它由SiO2完全填充。沟槽的深度通常大致相应于当前技术的最小结构尺度。体泄漏电流可由沟槽绝缘抑制。如果绝缘层和导电层设置在沟槽上表面，那么在上表面可能基于寄生的MOS-元件产生泄漏电流。同样这种泄漏电流也必须通过沟槽绝缘抑制。为了改善沟槽绝缘的绝缘性能，在沟槽绝缘区域内插入一些掺杂区域，它阻止导电通道的形成。在一般情况下这种掺杂区域通过离子注入产生。然而这种离子注入影响彼此绝缘的元件的参数。此外已有人建议，增大在沟槽底部范围内的沟槽横断面。被绝缘的元件在基片的上表面设置(见DE3809218Al)。因此这项专利技术以下面的任务为基础，提出一种集成电路装置，其中至少两个元件以空间节约的方式彼此绝缘，并且避免元件性能的损害，该损害是由于绝缘所须的离子注入而产生的。除此以外应给出一种用于生产这种集成电路装置的方法。这些任务将依照专利技术通过一个根据权利要求1的集成电路装置以及根据权利要求3的方法得以解决。本专利技术的改进结构由从属权利要求得出。依照本专利技术的集成电路装置在一个半导体基片中集成。半导体基片主要由单晶硅或者SOI-基片的单晶硅层组成。在半导体基片中设置一个沟槽，它从一个半导体基片的主面延伸进半导体基片。至少一个沟槽的侧壁设有绝缘结构，它使得第一元件和第二元件绝缘。带有绝缘结构的沟槽侧面有一个突起，故而在沟槽底部区域里的沟槽宽度比在主面区域的要大。第一元件被设置在主面上，第二元件被设置在沟槽底部。绝缘结构覆盖在两个元件之间设置的侧壁上。在突起范围里绝缘结构厚度的增加使得沿着侧壁有可能形成的寄生MOS-元件有很高的临界电压，致使在工作电压下没有漏电流在侧壁表面产生。绝缘结构从主面延伸至沟槽底部。在此，绝缘结构的厚度，即绝缘结构垂直于侧壁的延伸，在突起区域里比在主面上要大。按照专利技术的绝缘结构的横向延伸在基片里比在基片主面上的要大。由此，该绝缘结构的绝缘功能，将优于在主面的整个深度上有固定的横向延伸的绝缘结构。由于绝缘结构在沟槽侧壁被设置，第一元件和第二元件可以如此设置，使其在主面上的投影内直接相邻。由于第一元件设置在主面而第二元件设置在沟槽底部，并且绝缘结构在两者之间的沟槽侧壁设置，故而它们彼此之间被绝缘。绝缘结构的阻塞特性在此是可调节的，特别通过其在突起区域里的厚度。这项专利技术有利于用来建立一种存储单元装置。为此集成电路装置包括多个性质相同的条形沟槽，这些沟槽基本平行分布。沟槽侧壁各自在沟槽底部的区域有突起，并且各自设有一个绝缘结构。存储单元装置的多个串连联接的MOS-晶体管各自在两个相邻沟槽之间的主面上以及沟槽底部上被设置。通过使用自对准的制造方法，能够以每个存储单元需要面积2F2制造这种存储单元，在此F为当前技术的最小结构尺度。为制造依照专利技术的电路结构，在基片的主面上产生一个沟槽，它在沟槽底部范围内的宽度大于在主面上的宽度。在沟槽侧壁的突起可以以不同的方式制成。一种方法是，沟槽通过等离子腐蚀产生，在此腐蚀是在这样一种参量范围进行，即产生所谓的“弯曲效应”(也称为“Bowing”)。人们把这种情况理解为在沟槽侧壁下部区域的突起，它是在硅的等离子腐蚀时压力提高到超过实现各向异性腐蚀的压力的情况下出现的。弯曲效应(即Bowing)已众所周知，例如在M.Engelhardt，S.Schwarzl，J.Electrochem.Soc.，卷.134，1985页(1987)以及VLSI Electronics Microstructure Science，卷8，Plasma Prcocessing forVLSI N.G.Einspruch和D.M.Brown，Chapter 5，Academic PressInc.，Orlando，1984，124等数页。同样，这种效应(即所谓的“Bowing”)也可通过射频功率减小到低于其在进行各向异性腐蚀的射频功率时观察到。代替上述硅腐蚀产生弯曲的其它可能的方法是用射频功率小于500W的HBr，O2，NF3，或者用射频功率小于50W的CBrF3。另一种方法，该种沟槽侧壁可以通过各向异性和各向同性腐蚀过程的联合得以实现。尤其在第一腐蚀阶段中，进行一个各向异性的等离子腐蚀过程；和在第二腐蚀阶段中，进行一个各向同性的等离子腐蚀过程，或者进行一个各向同性的湿法腐蚀。各向异性的等离子腐蚀方法可以如此进行，即它将腐蚀产物沉积在形成的沟槽的侧壁，它被称为侧壁钝化层。在硅中的沟槽腐蚀中，这种侧壁钝化层由类氧化物组成。侧壁钝化层的厚度向沟槽底部逐渐减小。由此在各向同性的第二腐蚀阶段，沟槽侧壁的上部区域被保护以免受腐蚀，而突起仅仅在沟槽底部区域形成。为形成绝缘结构，沟槽首先用第一绝缘层填充。通过对基片材料选择的各向异性腐蚀，第一绝缘层又被腐蚀。在此绝缘材料的腐蚀剩余物存留在沟槽突起里。它基本上填满突起。通过淀积和带有基本上共形的边缘覆盖的第二绝缘层各向异性的腐蚀，在沟槽侧壁产生绝缘隔离墙。这些隔离墙与在突起中保留的腐蚀残余物一起各自形成绝缘结构。按照这种方法，绝缘结构以与沟槽自对准的方式形成，即没有使用需调节与沟槽对准的掩模。沟槽可以以最小宽度F形成(F是相应技术下的最小宽度)。绝缘结构的横向尺度，通过突起垂直于沟槽侧壁的深度以及通过形成隔离墙的第二绝缘层的厚度确定。突起优先以半径＜F/4形成。隔离墙的宽度最好同样以＜F/4形成。由此在主面上的一个元件和在沟槽底部的一个元件之间的绝缘电压可以提高了接近2倍于仅使用隔离墙做为绝缘结构时的值。下面借助于附图和实施例进一步阐述这项专利技术。附图说明图1示出一个带有沟槽的基片，沟槽的侧面在沟槽底部的区域有突起。图2示出沟槽填满第一绝缘层后的基片。图3示出在第一绝缘层被腐蚀后的基片，腐蚀残余物遗留在突起里。图4示出在隔离墙形成后的基片。图5至图10示出这种存储单元装置制造的步骤。图5示出一个在第一个沟道离子注入后的基片。图6示出在沟槽腐蚀，第二个沟道离子注入以及绝缘结构形成后的基片。图7示出字导线形成后的基片。图8示出在图形7中带有VIII-VIII标记的通过硅基片的断面。图9示出在图形7中带有IX-IX标记的通过硅基片的断面。图10示出一个在图形7所示的硅基片的俯视图。在图形中的表示法不是按比例的。例如由单晶硅组成的一个基片1有一个主面2。一种沟槽掩膜例如TEOS(没有图示)被覆盖在主面2上。在使用沟槽掩膜做为腐蚀掩膜的情况下，在基片1上腐蚀出一个沟槽3(见图1)。沟槽3在垂直于主面2方向的尺度为例如F。沟槽3在沟槽底部区域有突起3’。因此沟槽3的宽度在沟槽底部区域比在主面2上的要大。沟槽3在主面2上有一个例如F的宽度。而在突起3’的区域最大宽度为F+2F/4。F为在当时技术条件下最小可生产的结构大小。例如F为0.4μm。带有突起3’的沟槽3，例如通过在压力＞15毫乇的范围用CBrF3的等离子体腐蚀或者在压力＞100毫乇的范围用HBr、O2、NF3的等离子体腐蚀产生。在这种压力下突起3’通过弯曲效应形成。另一种方法是，沟槽3通过在压力范围＞100毫乇时用HBr、O2、NF3的或者在压力范围＞15毫乇时用CBrF3的各向异性等离子本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.集成电路装置，-其中，一个第一元件和一个第二元件在半导体基片(1)中被集成，-其中，一个沟槽(3)在半导体基片(1)中被设置，它从半导体基片(1)的主面(2)延伸至半导体基片(1)里，它备有一种绝缘结构(4’，5)，使得第一元件和第二元件绝缘，-其中，至少沟槽(3)的一个侧壁有一个突起(3’)，故而沟槽(3)的宽度在沟槽底部区域比在主面(2)上的区域大，-其中，在与侧壁邻界的并且在主面(2)的垂直方向上，绝缘结构(4’，5)从主面(2)延伸至沟槽底部，在此，绝缘结构(4’，5)的厚度在突起(3’)区域比在主面(2)上的要大，-其中，第一元件在主面(2)以及第二元件在沟槽底部被设置。2.根据权利要求1的集成电路装置，-其中，设有多个相同的条形沟槽(14)，它们基本上平行分布，它们的侧壁在沟槽底部区域有突起(14’)，并且它们的侧壁各自设有一个绝缘结构(14’，17)，-其中，在相邻沟槽(14)之间的主面(12)上和在沟槽底部，各设置一个存储单元装置的多个串接的MOS-晶体管。3.带有至少两个相互绝缘元件的集成电路装置的制造方法，-其中，一个沟槽(3)在半导体基片(1)的主面(2)上被产生，它在沟槽底部区域至少一个侧壁上有一个突起(3’)，在此沟槽宽度比在主面(2)上的要大，-其中，一个绝缘结构(4’，5)在带有突起(3’)的侧壁上被产生，它从主面(2)延伸至沟槽底部，并且在突起...
【专利技术属性】
技术研发人员：F·劳，W·克劳斯内德尔，M·恩格哈特，
申请(专利权)人：西门子公司，
类型：发明
国别省市：
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