用于绝缘体上硅半导体器件结构的FET结构及其形成方法技术

一种用于绝缘体上硅半导体器件结构的ＦＥＴ结构。该结构包括绝缘体上硅衬底结构。源和漏扩散区设置于绝缘体上硅衬底上。ＦＥＴ体区与源和漏扩散区互连。栅氧化区设置于体区及源和漏扩散区中至少一部分上。栅区设置于栅氧化区的至少一部分上。二极管与栅区和ＦＥＴ体区互连，提供这两者间的导电通道。二极管通过高阈值ＦＥＴ区与ＦＥＴ源和漏区及反型沟道电隔离。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件领域。具体说，本专利技术涉及绝缘体上半导体(SOI)器件。更具体说，本专利技术涉及一种SOI器件的浮栅保护二极管结构。绝缘体上半导体(SOI)技术涉及高速MOS和CMOS电路。关于SOI，在绝缘体上淀积一薄层半导体材料，以降低半导体层和底层衬底材料间的电容耦合。使CMOSFET栅充电，会使栅绝缘体质量退化。一般情况下，半导体芯片上的电路至少包括一个保护元件。体CMOS中的一种普通方法是用可获得的第一布线层或金属层在FET栅和FET体之间接一个二极管。这是一种浮栅保护二极管(FGPD)。FGPD与FET源和漏电隔离，在体CMOS中需要较小的面积，例如一个单独的接触。在后序工艺期间累积于FET栅的电荷将通过FGPD而不通过FET绝缘体释放到FET体中。可以避免对绝缘体的损伤。然而，对于绝缘体上硅(SOI)结构来说本来就不能够在与FET源和漏电隔离的FET栅和体间形成二极管。本专利技术通过提供一种利用绝缘体上硅半导体器件结构的FET结构，提供一种解决这些和其它问题的方案。该结构包括绝缘体上硅衬底结构。源和漏扩散区设置在绝缘体上硅衬底上。FET体区与源和漏扩散区互连。栅氧化区设置于体区及源和漏扩散区的至少一部分上。栅区设置于栅氧化区的至少一部分上。二极管与栅区和FET体区互连，并在两者之间提供导电通道。该二极管与FET源和漏区及反型沟道通过高阈值FET区电隔离。本专利技术的方案还提供一种形成包括绝缘体上硅半导体结构上的二极管的FET结构的方法。从以下详细介绍中，所属领域的技术人员容易明白本专利技术的其它目的和优点，以下介绍以实现本专利技术所用的最佳模式为例，只简单展示和描述了本专利技术的优选实施例。应认识到本专利技术具有其它和不同的实施例，其数个细节可以改形为各不同的细节而不背离本专利技术。因此，各附图和介绍自然只是例示，而不构成限制。结合各附图考虑，可以更清楚地理解本专利技术的上述目的和优点，其中附图说明图1是根据本专利技术一个实施例利用绝缘体上硅半导体器件结构的FET结构的俯视图；图2是沿线A-B取的图1所示本专利技术实施例的剖面图；图3是根据本专利技术一个实施例采用绝缘体上硅半导体器件结构的FET结构的示意图；及图4a-e是沿图中线A-B取的根据本专利技术一个实施例的方法的各阶段期间结构的剖面图，所说方法形成采用绝缘体上硅半导体器件结构的FET结构。制造和工作期间，会使半导体器件充电和施加有关影响。例如，可能在用于形成金属布线的反应离子腐蚀工艺期间，使CMOS FET栅带电。这种带电可能会使栅绝缘体可靠性退化。在体CMOS中解决静电带电的一般方法是用第一金属连接FET栅与二极管。这种二极管可以称为浮栅保护二极管。保护二极管提供在后序工艺中栅放电到芯片本体或体的路径，从而提高可靠性。在体CMOS中，保护二极管需要较小面积，例如一个单独的接触。然而，在SOI器件中，既便可以形成与FET的源和漏电隔离的FET的栅和体间的保护二极管，但形成这种二极管也很难。本专利技术提供一种在SOI器件中形成保护二极管的结构和技术。通过这样做，本专利技术提供一种保护器件不受过度充电影响的结构。本专利技术展现出如何通过简单但非常规的布局技术形成密集的绝缘体上硅浮栅保护二极管(SOIFGPD)。根据本专利技术，SOI FET的RX布局可以改为能够形成通过局部互连或第一布线金属与FET栅接触的SOIFGPD。SOI FET的RX区限定不形成CMOS场隔离的区域。场隔离可以通过例如浅沟槽隔离(STI)或硅局部氧化(LOCOS)等标准CMOS制造技术形成。这种改变的结果是特别相对于体保护二极管来说不明显地加到器件区域的SOI浮栅保护二极管(SOIFGPD)。结果得到致密且栅电容最小的SOIFGPD。如上所述，本专利技术提供一种SOI器件的浮栅保护二极管结构。如此一来，本专利技术提供一种结构，用于保护绝缘体上硅MOSFET的栅氧化物。通过这样做，本专利技术提供一种从SOI MOSFET的栅到体的导电通道。于是本专利技术的结构保护栅不受特别是制造工艺期间带电的影响。本专利技术提供的导电通道是阻挡二极管，在标准MOSFET开关操作期间，阻挡到SOI MOSFET体的传导。一般情况下，根据本专利技术的结构采用SOI FET器件。因此，本专利技术包括其中具有介质层的衬底。衬底内介质层上形成有多个FET。每个FET包括衬底中的第一掺杂剂类型的第一扩散区。栅区叠于扩散区之上。多个接触区置于第一掺杂剂类型的衬底中。每个接触区与一个FET有关。根据本专利技术的结构还包括延伸到衬底中至少向下到达使FET和FET的接触区彼此隔离的介质层的介质区。导电通道设于每个FET的栅区和有关接触区之间。如上所述，导电通道实际上是本专利技术的关键。这样一来，导电通道可以包括保护FET不受静电放电影响的保护二极管。该二极管与FET源和漏区及FET反型沟道电隔离。该隔离可由高阈值FET区完成。图1提供了本专利技术结构的一个实施例的俯视图。如图1和2所示，本专利技术可以包括沿FET一侧在叠于场隔离6上的FET栅区3之下和之外延伸的RX扩展区或薄片(tab)20。在FET栅区3外延伸的RX区构成到直接位于栅下的FET体7的二极管9。图2展示了每个区的掺杂类型。图1和2还示出了FET的源和漏区8。图1和2所示的FET可以由场隔离区6与相邻FET隔离。图1和2所示的本专利技术的实施例形成于绝缘体上硅衬底结构上。绝缘体上硅衬底结构包括硅衬底1和电绝缘材料构成的隔离区2。隔离区2可由氧化物构成。二极管可以利用局部互连5与FET栅连接，构成密集SOIFGPD。二极管-栅连接还可以利用任何标准CMOS接触布线工艺形成。甚至在电压加于包括导电源-漏反型沟道的FET栅上时，SOIFGPD一般也能与FET源/漏区8电隔离。SOIFGPD与FET源/漏区的电隔离可以通过局部提高FET栅下RX薄片扩展区中的FET阈值电压实现。表现出阈值电压提高的该区与图1和2所示实施例中的厚氧化物4a和高阈值电压(高Vt)阱区4b等同。可以用掩蔽高Vt阱注入和/或双栅氧化工艺来显著提高该区的阈值，以将SOIFGPD与源/漏区隔离。如上所述，图2展示了沿线A-B取的图1所示SOIFGPD实施例的剖面图。图2所示的剖面图展示了关于NFET的SOIFGPD实例。通过将N型掺杂硅区变为P型可以简单地得到PFET实例，反之亦然。本专利技术可以包括局部互连5，以连接FET栅3与SOIFGPD N+扩散区9。由厚氧化物4a和高Vt P阱区4b形成的高VtFET区将SOIFGPD N+扩散区与P阱区7中产生的反型沟道电隔离，于是与N+FET漏/源扩散8电隔离。图3表示根据本专利技术SOIFGPD器件的电路的实施例的示意图。图3中，T1表示由栅3、薄栅氧化物10、P阱区或FET7的体及源/漏扩散区8构成的薄氧化物FET。另外，图3中，D1表示由N+扩散区9在RX薄片内构成的FGPD二极管。T2表示由FET栅3、厚栅氧化物4a、及高阈值电压P阱4b构成的寄生高阈值电压FET。FGPD N+扩散区9可以是T2的一个源/漏，而P阱7中产生的FETT1反型沟道可以是T2的另一个源/漏。在后序工艺期间累积于FET栅3中的电荷会通过FGPD D1而不通过FET绝缘体10放电到FET体7。于是可以避免对栅绝缘层的损伤。通过厚栅氧本文档来自技高网...

【技术保护点】
一种用于绝缘体上硅半导体器件结构的ＦＥＴ结构，包括：绝缘体上硅衬底结构；绝缘体上硅衬底上的源和漏扩散区；与源和漏扩散区互连的体区；设置于体区及源和漏扩散区的至少一部分上的栅氧化区；设置于栅氧化区的至少一部分上的栅区；及与栅区和体区互连且提供两者间的导电通道的二极管。

【技术特征摘要】
US 1998-10-20 09/175,3081.一种用于绝缘体上硅半导体器件结构的FET结构，包括绝缘体上硅衬底结构；绝缘体上硅衬底上的源和漏扩散区；与源和漏扩散区互连的体区；设置于体区及源和漏扩散区的至少一部分上的栅氧化区；设置于栅氧化区的至少一部分上的栅区；及与栅区和体区互连且提供两者间的导电通道的二极管。2.根据权利要求1的半导体器件，还包括用于连接二极管和FET的栅区的局部互连。3.根据权利要求1的半导体器件，其中二极管包括设置于FET的栅区之下，并在FET栅区之外延伸的RX扩展区。4.根据权利要求1的半导体器件，其中二极管用第一金属布线层连接到FET的栅。5.根据权利要求1的半导体器件，其中二极管与FET的源和漏区电隔离。6.根据权利要求5的半导体器件，其中通过在FET的栅区之外延伸的二极管区域中局部提高FET的阈值使二极管与FET的源和漏区隔离。7.根据权利要求6的半导体器件，其中FET的阈值由双氧化物工艺提高。8.根据权利要求6的半导体器件，还包括与FET有关的至少一个掩蔽Vt调节注入区，用于提高FET的阈值。9.一种在绝缘体...

【专利技术属性】
技术研发人员：安德列斯布赖恩特，爱德华J诺瓦克，敏H彤，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[]