半导体元件及其制造方法技术

一种制造半导体元件（６）的方法，所述元件包括处于相对较厚的原料晶片（１）上的一个阴极（３）和一个阳极（５），作为第一步，先在阳极一侧制出一个截止区（２１）。然后对阴极一侧进行处理，减小晶片（１）上的与阴极（３）相对的一侧的厚度，并且在下一个步骤中在该与阴极相对的一侧制出阳极（５）。所得到的半导体元件相对较薄，其制造成本低，而且无需外延层。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于功率电子学领域。本专利技术涉及一种制造半导体元件的方法，所述元件包括形成在晶片上的一个阴极和一个阳极，其中首先在阴极侧对所述晶片进行处理，然后减小晶片上的位于阴极对面侧的厚度，并且在下一个步骤中在阴极的对面侧制出阳极；本专利技术还涉及一种半导体元件，它具有一个阴极和一个阳极，其中阳极的旁边存在一个截止区，其掺杂密度朝阳极的方向增加。为了使半导体功率开关例如IGBT(绝缘栅双极型晶体管)具有最佳的电特性，必须将半导体元件的激活区厚度选择得尽量接近其物理材料极限。所述厚度例如对导通损失有直接的影响。在击穿电压为600至1800伏的情况下，半导体元件的希望厚度为60至250微米。这种极小的厚度对于半导体元件的制造是一个很大的问题，因为要使生产过程中的碎裂情况减到最小，晶片的直径应当不小于100毫米，并且其厚度至少为300微米。迄今为止，该问题是通过所谓外延技术来解决的。为此，在一个400至600微米厚度的相对较大的基片上生长出一个电激活区。该基片可保证所产生的半导体元件一方面有必要的强度，另一方面构成所述半导体元件的阳极。一般而言，在基片和电激活区之间有一个截止层，也称为缓冲层。该截止层的作用是在阻断状态下制止阳极之前的电场的突变，藉此使阳极远离突变电场，因为假如电场到达了阳极，将会造成半导体元件的损坏。激活区的生长是一种耗费时间而且复杂的方法，所以这种外延技术相对昂贵。此外，这种技术的缺点是，不可能对基片即阳极进行足够弱的掺杂。然而功率半导体元件的阳极应当尽可能进行弱掺杂，以得到理想的电特性。弱掺杂意味着较高的阻抗，这在基片的厚度相对较厚时，将会导致出现不容忽视的电阻值。因此，曾公开一种制造半导体元件的最新方法，该方法不再采用外延层。这种方法例如公开在以下文章中Darryl Burns等人的“NPT-IGBT-Optimizing for manufacturability”，IEEE，0-7803-3106-0/1996，109-112页；Andreas karl的“IGBT Modules Reach New Levels ofEfficiency”，PCIM欧洲版，1/1998卷，8-12页，以及J.Yamashita等人的“A novel effective switching loss estimation of nonpunchthroughand punchthrough IGBTs”，IEEE，0-7803-3993-2/1997，331-34页。用该方法制造的半导体元件被称为NPT(非穿通)元件，与其相对应的是，用外延法生产的穿通型半导体元件。该方法使用没有外延层的相对较厚的晶片作为原料。典型的厚度为400至600微米。在第一个步骤中对晶片的阴极一侧进行处理，即进行光刻、离子注入、扩散、腐蚀和其他制造半导体元件所需的处理。在第二个步骤中，将晶片的与阴极相对的一侧的厚度减小到所要求的尺寸。其方法通常采用研磨和腐蚀技术。在第三个步骤中，在该减薄的一侧上制出阳极。尽管该方法与外延法相比成本很低，但是存在以下若干缺点阳极的扩散是相对困难的，因为在该工艺步骤中，晶片已经很薄，所以极容易破碎。因此不能对该元件进行很强的加热，因为在第一个工艺步骤中已经在阴极一侧覆盖了金属层，该层在温度超过500℃时会熔化。因此，只能实现很少的阳极掺杂。这虽然对半导体元件的电性能产生有利的影响，但作为缓冲层不能得到足够大的掺杂量，所以半导体元件必须有足够的厚度，从而在电场达到阳极之前，在截止模式下产生雪崩击穿。原则上用该方法制造的半导体元件的厚度大于用外延技术制造的元件。因此其弱掺杂阳极的优点由于上述过厚的激活区的缺点而至少被抵销了一部分。在文献EP-A-0700095中还公开了一种开关型闸流晶体管，它适用于高钳位电压。该晶体管由一种具有一个阳极和一个阴极的半导体元件组成，其中阳极具有一个透明的发射极。这种阳极发射极已经公知被用于小功率元件，例如太阳能电池、二极管或晶体管。所述透明的阳极发射极是指一种具有相对较弱的注入的阳极一侧的发射极，所以来自阴极的电子流中的很大部分可以分离后再结合，从而不会出现注入空穴的发散。这种透明的阳极发射极预先淀积了一层截止层，它一方面可以在截止模式下减小电场，另一方面的作用是，影响透明的阳极的注入效率。该截止层或者是通过扩散渗入，或者是通过外延方法制造的，其中在第一种情况下的掺杂分布曲线为高斯分布，在第二种情况下为在层厚上均匀连续的分布。尽管这种半导体元件在工作状态下显示出良好的性能，但是由于存在破碎的危险，所以不能制成任意薄的结构。因此，本专利技术的任务是制造尽可能薄的且生产成本低的半导体元件。该任务已通过一种方法得到解决，该方法的特征在于，在进行所述阴极一侧的处理之前制出一个截止区；此外，该任务还通过一种半导体元件得到解决，该元件的特征在于，所述截止区具有朝向阳极的方向截止的掺杂分布曲线。根据本专利技术的方法将采用外延技术和采用NPT技术制造的半导体元件的优点结合在一起，所制造的半导体元件的电学特性和用两种已知的方法制造的半导体元件相比，有明显的提高。根据本专利技术，在NPT技术中采用了没有外延层的方式进行处理，其中对原料进行阴极一侧的处理之前先制出截止区。制出截止区的方法是，在晶片上和要形成阴极的相对的一侧通过掺杂产生截止层，从而得到掺杂分布，其厚度朝向要形成的阳极方向增加，并且具有截止的掺杂分布。阴极一侧的处理完成后，对晶片进行足够的减薄，使得将掺杂分布层消减到只剩下一层低掺杂终端区，该区基本上构成了所述截止区。然后可进行低掺杂阳极特别是具有透明的阳极发射极的制造，该阳极可通过相邻的、最好是邻接的截止区可在截止模式下免受电场的影响。另一个优点是，根据本专利技术的半导体元件6和外延技术半导体元件相比，在导通状态下当电压下降时具有正的温度系数。根据本专利技术的方法可用于生产不同类型的半导体元件，特别是用于制造IGBT(绝缘栅双极型晶体管)，GTO(双向可控硅)或普通的闸流管。其他具有优点的实施方案由下述说明给出。所述方法的特征在于，在步骤b)中减小所述晶片的厚度时，至少保留得到的一部分所述截止区。所述方法的特征在于，为在所述晶片上制出所述截止区，从与所述阴极相对的一侧掺杂，其中选择其掺杂分布曲线，使得与所述阴极相对的一侧的晶片厚度减小后，至少剩余部分终端区，所述终端区至少近似地构成截止区。所述方法的特征在于，选择所剩余的所述终端区的尺寸，使得提高所述半导体元件(HL)截止模式下的电压时，在电场达到所述阳极之前，出现击穿。所述方法的特征在于，在不低于1200℃的温度下进行所需的扩散，以产生所述截止区。所述方法的特征在于，制出具有所述阳极一侧的点掺杂的所述截止区至少为5×1014cm-3，优选为1×1015cm-3，并且最大为6×1016cm-3，优选为1×1016cm-3。所述半导体元件的特征在于，所述截止型掺杂分布曲线具有呈高斯分布的边缘段或互补的误差函数分布。所述半导体元件的特征在于，所述阳极具有透明的阳极发射极。所述半导体元件的特征在于，所述阳极上具有p-掺杂原子的覆盖面积小于2×1014cm-2，优选小于1×1013cm-2。所述半导体元件的特征在于，其厚度为80-180μ本文档来自技高网...

【技术保护点】
一种制造半导体元件（ＨＬ）的方法，所述元件包括处于晶片（１）上的一个阴极（３）和一个阳极（５），其中， ａ）先在阴极一侧对所述晶片（１）进行处理； ｂ）然后减小所述晶片（１）上的与阴极（３’）相对的一侧的厚度；并且 ｃ）在下一个步骤中在所述与阴极相对的一侧制出阳极（５）， 其特征在于，在进行所述阴极一侧的处理之前制出一个截止区（２１）。

【技术特征摘要】
DE 1998-12-29 19860581.11.一种制造半导体元件(HL)的方法，所述元件包括处于晶片(1)上的一个阴极(3)和一个阳极(5)，其中，a)先在阴极一侧对所述晶片(1)进行处理；b)然后减小所述晶片(1)上的与阴极(3’)相对的一侧的厚度；并且c)在下一个步骤中在所述与阴极相对的一侧制出阳极(5)，其特征在于，在进行所述阴极一侧的处理之前制出一个截止区(21)。2.根据权利要求1所述的方法，其特征在于，在步骤b)中减小所述晶片(1)的厚度时，至少保留得到的一部分所述截止区(21)。3.根据权利要求1所述的方法，其特征在于，为在所述晶片(1)上制出所述截止区(21)，从与所述阴极(3’)相对的一侧掺杂，其中选择其掺杂分布曲线(20)，使得与所述阴极相对的一侧的晶片厚度减小后，至少剩余部分终端区，所述终端区至少近以地构成所述截止区(21)。4.根据权利要求3所述的方法，其特征在于，选择所剩余的所述终端区的尺寸，使得提高所述半导体元件(HL)截止模式下的电压时，在电场达到所述阳极(5)之前，出现击...

【专利技术属性】
技术研发人员：S林德，
申请(专利权)人：ABB瑞士控股有限公司，
类型：发明
国别省市：[]