半导体存储装置制造方法及图纸

半导体存储装置，具备构成存储单元阵列的ＭＩＳ晶体管。ＭＩＳ晶体管具有浮置状态的硅层。此外，除去被配置在ＭＩＳ晶体管的源极区域和漏极区域之间的用来形成沟道的第１栅极１３之外，还具备用来借助于电容耦合控制硅层１２的电位的已进行电位固定的第２栅极２０。ＭＩＳ晶体管，动态地存储在漏极结附近产生碰撞离子化把硅层１２设定为第１电位的第１数据状态，和使得向漏极结流以正向偏置电流把硅层１２设定为第２电位的第２数据状态。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及把晶体管的沟道体用做存储节点来动态进行数据存储的半导体存储装置。
技术介绍
现有的DRAM由MOS晶体管和电容器构成存储单元。DRAM的微细化由于采用沟槽电容器构造或堆叠电容器构造而获得很大发展。现在，单位存储单元的大小(单元尺寸)，设最小加工尺寸为F，可以缩小到2F×4F＝8F2的面积。即，最小加工尺寸F随着产品的世代更新一起变小，在一般把单元尺寸设为αF2时，系数α也随着产品的世代更新而变小，在F＝0.18微米的现在，已经实现了α＝8。为了确保今后也与以往不变的单元尺寸或芯片尺寸的趋势，在F＜0.18微米的情况下，要求满足α＜8，而在F＜0.13微米的情况下，则要求满足α＜6，与微细加工一起如何小面积地形成单元尺寸成了一个大课题。为此，人们提出了把一个晶体管/一个电容器的存储单元作成为6F2或4F2的大小的种种方案。但是，存在着必须把晶体管作成为纵向型这种技术上的困难或与相邻的存储单元间的电干扰会变大这样的问题，以及加工或膜生长等的制造技术上的困难，实用化是不容易的。对此，不使用电容器，把一个晶体管作成为存储单元的DRAM的方案，就像以下所举出的那样有若干个。(1)JOHN E.et al，’dRAM Design Using the Taper-Isolated DynamicCell’(IEEE TRANSACTION ON ELECTRON DEVICES，Vol.ED-29，No.4，APRIL 1982，pp707-714)(2)特开平3-171768号公报(3)Marnix R.Tack et al，‘The Multistable Charge-ControlledMemory Effect in SOI MOS Transistor at Low Temperatures’(IEEETRANSACTION ON ELECTRON DEVICES，VOL.37，MAY，1990，pp1373-1382)(4)Hsing-jen Wann et al，’A Capacitorless DRAM Cell on SOISubstrate’(IEDM 93，pp635-638)(1)的存储单元，可以用填埋沟道构造的MOS晶体管构成。利用在器件隔离绝缘膜的锥形部分上形成的寄生晶体管，进行表面反型层的充放电，进行2值存储。(2)的存储单元，用每一个都进行了阱隔离的MOS晶体管，把由MOS晶体管的阱电位决定的阈值当作2值数据。(3)的存储单元，可以用SOI衬底上边的MOS晶体管构成。从SOI衬底一侧加上大的负电压，利用在硅层的氧化膜和界面部分之间的空穴的积累，借助于该空穴的放出、注入进行2值存储。(4)的存储单元，可以用SOI衬底上边的MOS晶体管构成。MOS晶体管虽然在构造上是一个，但是却是在重叠到漏极扩散层的表面上之后形成反向导电层，实质上变成为把写入用PMOS晶体管和读出用NMOS晶体管组合成一体的构造。把NMOS晶体管的衬底区域当做浮置的节点，借助于其电位存储2值数据。但是，(1)由于构造复杂，利用寄生晶体管，故在特性的控制性方面存在着困难。(2)构造虽然简单，但必须把晶体管的漏极、源极都连接到信号线上进行电位控制。此外，由于是阱隔离，单元尺寸大而且不能进行逐位的改写。(3)的情况下，必须从SOI衬底一侧进行电位控制，因此，不能进行逐位改写，在控制性方面有困难。(4)需要特殊的晶体管构造，此外，由于需要字线、写入位线、读出位线和清除线，故在存储单元上信号线数目增多。
技术实现思路
第1方面的专利技术(图19)是一种具有用来构成存储单元(MC)的MIS晶体管的半导体存储装置，上述MIS晶体管具备 半导体层(12)；在上述半导体层上形成的源极区域(15)；既是在上述半导体层上与上述源极区域分离开形成的漏极区域(14)，又是使上述源极区域和上述漏极区域之间的上述半导体层变成为浮置状态的体区域的漏极区域(14)；用来在上述体区域上形成沟道的第1栅极(13)；既是与上述第1栅极分开来形成的第2栅极(20)，又是借助于电容耦合控制上述体区域的电位的被进行电位固定的第2栅极，同时上述MIS晶体管，具有以在漏极结附近产生碰撞离子化把上述体区域设定为第1电位的第1数据状态，和使得向漏极结流以正向偏置电流把上述体区域设定为第2电位的第2数据状态。第2方面的专利技术，在第1方面所述的半导体存储装置中，其特征在于上述第1数据状态，采用使上述MIS晶体管进行五极管动作在漏极结附近产生碰撞离子化的办法进行设定，上述第2数据状态，采用给借助于来自上述第1栅极的电容耦合提供规定的电位的上述体区域和上述漏极区域之间提供正向偏置的办法进行设定。第3方面的专利技术，在第1方面所述的半导体存储装置中，其特征在于上述MIS晶体管被排列成多个矩阵，在第1方向上排列的MIS晶体管的漏极区域(14)被连接到位线(BL)上，在第2方向上排列的MIS晶体管的第1栅极(13)被连接到字线(WL)上，上述MIS晶体管的源极区域(15)被连接到第1固定电位上，上述MIS晶体管的第2栅极(20)被连接到第2固定电位上，构成存储单元阵列，在数据写入时，以上述第1固定电位为基准电位，向被选字线提供比上述基准电位还高的第1控制电位，向非被选字线提供比上述基准电位还低的第2控制电位，根据第1和第2数据状态分别向位线提供比上述基准电位还高的第3控制电位和比上述基准电位还低的第4控制电位。第4方面的专利技术，在第3方面所述的半导体存储装置中，其特征在于把提供给上述第2栅极(20)的第2固定电位设定为使得上述体区域的上述第2栅极侧的表面变成为积累状态。第5方面的专利技术，在第3方面所述的半导体存储装置中，其特征在于把提供给上述第2栅极(20)的第2固定电位设定为使得上述体区域的上述第2栅极侧的表面变成为耗尽状态。第6方面的专利技术，在第3方面所述的半导体存储装置中，其特征在于把提供给上述第2栅极(20)的第2固定电位设定为比上述基准电位还低的电位。第7方面的专利技术(图19)，在第1方面所述的半导体存储装置中，其特征在于上述半导体层(12)，在半导体衬底上边，被形成为用绝缘膜(11)进行隔离，上述第1栅极(13)，在上述半导体层的上部作为字线连续地配设，上述第2栅极(20)，在上述半导体层的下部作为与上述字线平行的布线形成。第8方面的专利技术，在第7方面所述的半导体存储装置中，其特征在于上述第2栅极(20)是被埋设在上述绝缘膜(11)中并中间存在着栅极绝缘膜地与上述半导体层相向的多晶硅膜。第9方面的专利技术(图19)，在第7方面所述的半导体存储装置中，其特征在于上述第1栅极(13)与上述半导体层(12)之间的第1栅极绝缘膜(16)的膜厚，和上述第2栅极(20)与上述半导体层(12)之间的第2栅极绝缘膜(19)的膜厚，实质上相等。第10方面的专利技术(图19)，在第7方面所述的半导体存储装置中，其特征在于第10方面的专利技术(图19)，在第7方面所述的半导体存储装置中，其特征在于与上述第1栅极(13)和上述半导体层(12)之间的第1栅极绝缘膜(16)比较，上述第2栅极(20)与上述半导体层(12)之间的第2栅极绝缘膜(19)被设定得厚。第11方面的专利技术(图20)，在第1方面所述的本文档来自技高网...

【技术保护点】
一种具有用来构成存储单元（ＭＣ）的ＭＩＳ晶体管的半导体存储装置，上述ＭＩＳ晶体管具备： 半导体层（１２）； 在上述半导体层上形成的源极区域（１５）； 在上述半导体层上与上述源极区域分离开形成的漏极区域（１４），使上述源极区域和上述漏极区域之间的上述半导体层变成为浮置状态的体区域； 用来在上述体区域上形成沟道的第１栅极（１３）； 与上述第１栅极分开来形成的电位固定的第２栅极（２０），借助于电容耦合控制上述体区域的电位，同时 上述ＭＩＳ晶体管还具有：以在漏极结附近产生碰撞离子化把上述体区域设定为第１电位的第１数据状态，和使得向漏极结流以正向偏置电流把上述体区域设定为第２电位的第２数据状态。

【技术特征摘要】
JP 2001-2-15 039122/20011.一种具有用来构成存储单元(MC)的MIS晶体管的半导体存储装置，上述MIS晶体管具备半导体层(12)；在上述半导体层上形成的源极区域(15)；在上述半导体层上与上述源极区域分离开形成的漏极区域(14)，使上述源极区域和上述漏极区域之间的上述半导体层变成为浮置状态的体区域；用来在上述体区域上形成沟道的第1栅极(13)；与上述第1栅极分开来形成的电位固定的第2栅极(20)，借助于电容耦合控制上述体区域的电位，同时上述MIS晶体管还具有以在漏极结附近产生碰撞离子化把上述体区域设定为第1电位的第1数据状态，和使得向漏极结流以正向偏置电流把上述体区域设定为第2电位的第2数据状态。2.根据权利要求1所述的半导体存储装置，其特征在于上述第1数据状态，采用使上述MIS晶体管进行五极管动作在漏极结附近产生碰撞离子化的办法进行设定，上述第2数据状态，采用给借助于来自上述第1栅极的电容耦合提供了规定电位的上述体区域和上述漏极区域之间提供正向偏置的办法进行设定。3.根据权利要求1所述的半导体存储装置，其特征在于上述MIS晶体管被排列成多个矩阵，在第1方向上排列的MIS晶体管的漏极区域(14)被连接到位线(BL)上，在第2方向上排列的MIS晶体管的第1栅极(13)被连接到字线(WL)上，上述MIS晶体管的源极区域(15)被连接到第1固定电位上，上述MIS晶体管的第2栅极(20)被连接到第2固定电位上，构成存储单元阵列，在数据写入时，以上述第1固定电位为基准电位，向被选字线提供比上述基准电位还高的第1控制电位，向非被选字线提供比上述基准电位还低的第2控制电位，根据第1和第2数据状态分别向位线提供比上述基准电位还高的第3控制电位和比上述基准电位还低的第4控制电位。4.根据权利要求3所述的半导体存储装置，其特征在于把提供给上述第2栅极(20)的第2固定电位设定为使得上述体区域的上述第2栅极侧的表面变成为积累状态。5.根据权利要求3所述的半导体存储装置，其特征在于把提供给上述第2栅极(20)的第2固定电位设定为使得上述体区域的上述第2栅极侧的表面变成为耗尽状态。6.根据权利要求3所述的半导体存储装置，其特征在于把提供给上述第2栅极(20)的第2固定电位设定为比上述基准电位还低的电位。7.权利要求1所述的半导体存储装置，其特征在于上述半导体层(12)，在半导体衬底上边，被形成为用绝缘膜(11)进行隔离，上述第1栅极(13)，在上述半导体层的上部作为字线连续地配设，上述第2栅极(20)，在上述半导体层的下部作为与上述字线平行的布线形成。8.根据权利要求7所述的半导体存储装置，其特征在于上述第2栅极(20)是被埋设在上述绝缘膜(11)中并中间存在着栅极绝缘膜地与上述半导体层相向的多晶硅膜。9.根据权利要求7所述的半导体存储装置，其特征在于上述第...

【专利技术属性】
技术研发人员：大泽隆，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]