避免静电放电破坏的导架及其方法技术

一种集成电路封装，包括一半导体芯片、多个已接脚、以及至少一未接脚。未接脚的尺寸经缩减或移除，以增加导脚间隔。而增加脚位间隔可避免肇因于未接脚处的静电放电应力，对集成电路封装所造成的静电放电破坏。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种集成电路，特别是涉及一种。超大规模集成电路(VLSI)致使制造者能以较小尺寸、较高密度、以及更佳的效能生产集成电路。随着操作功能的提升，电路功能整合促使电路封装技术必须能处理愈益增加的输入/输出信号数。为能应付所增加的功能与信号，则必须提供更多的连接端子(terminals)予集成电路，使所增加的信号能与集成电路成电性连接，并经由接脚(pins)连接至端子。能执行完整电路功能的主动和被动组件，经制作于单晶半导体材料(通常是硅材料)上。而集成电路封装则是此等主动及被动组件的交连数组。集成电路封装是将电路包装成各种封装型态。当施行封装工艺时，导架(lead frame)提供接脚使所含电路附着至印刷电路板上。当集成电路封装尺寸减少、而集成电路的功能与接脚数增加时，则集成电路封装内脚位间距(pin pitch)将急速地减少。脚位间距是指集成电路两接脚中央至中央的距离。接脚间遭致静电放电破坏的可能性，将因脚位间距减少而增加。静电放电(ESD)被认为是集成电路技术影响可靠度的主要因素。关于未接脚(non-wired pin)静电放电破坏的可能性，则M.Matsumoto等在”New Failure Mechanism due to Non-Wired Pin ESDStressing，”Proceeding of EOS/ESD Symposium，1994一文中，已揭示经由集成电路封装的树脂(resin)，自未接脚(non-wired pin)至已接脚(wired pin)的放电现象，会导致静电放电破坏；当未接脚遭致静电放电应力时，窄接脚或窄脚位间距可能会增加电场强度，劣化未接脚抗静电放电的能力；而树脂或其它材料的崩溃现象，是取决于接脚间的电场强度，而使静电放电电流自未接脚及于邻近的已接脚。M.Matsumoto等更进一步提出，纵使在低静电放电应力的情况下，若静电放电应力不断地及于未接脚处，仍可能会出现放电现象，而使放电电流流至邻近的已接脚，并损毁邻近的已接脚。美国专利第5,712,753号是揭示一种应用于集成电路封装用以避免静电放电破坏的方法。是藉由将未接脚电性连接至已接脚，而已接脚依序连接至一静电放电保护电路。以如示之集成电路封装方式，避免未接脚处的静电放电应力现象。美国专利第5,715,127号亦揭示一种应用于集成电路封装用以避免静电放电破坏的方法，是将未接脚连接至封装的一金属导架，此金属导架是连接至一接合垫(bonding pad)，接合垫依序连接至一静电放电保护电路，以避免未接脚处电性应力现象所导致的静电放电破坏。上述二公知方法的缺点在于集成电路设计时必须加入额外的静电放电保护电路，而与缩小电路尺寸及减少复杂度的电路设计目标相违。因此，如何在无需额外电路的前提下，提供避免静电放电破坏的解决方案，为此业界者的所亟需者。本专利技术的目的，即便是实质地免除公知技术限制与缺点所导致的问题，提供一种种。为获致上述目的，本专利技术可藉由提供一种避免静电放电破坏的方法来完成。根据本专利技术的方法，是应用于包括一半导体芯片、多个已接脚、以及至少一未接脚的一集成电路内，而静电放电破坏是肇因于未接脚处的静电放电应力。此方法是将一导架内的未接脚予以小型化或移除，以局部增加相邻未接脚的已接脚间的脚位间距。再者，本专利技术尚提供一种避免静电放电破坏的导架或芯片载具，是应用于包括一半导体芯片、多个已接脚、以及至少一未接脚的一集成电路内。而静电放电破坏是肇因于未接脚处的静电放电应力。其中，未接脚经形成仅保留在最外部份的一端部。据此，本专利技术的导架及其方法是将导架的未接脚缩小、甚或完全移除，藉以增加相邻已接脚的脚位间距，降低接脚间的局部电场强度，获致避免静电放电破坏。上述概略说明和以下的描述，仅为示例说明的用，非用以限定本专利技术。为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下附图的简单说明附图说明图1是显示一集成电路封装导架的接脚布局图；图2是显示一集成电路封装导架的接脚布局的放大图标；图3是未接脚缩小后、一集成电路封装导架的接脚布局的放大图标；图4是显示未接脚移除后、一集成电路封装导架的接脚布局的放大图标；图5是显示一芯片载具配线迹布局图；以及图6是显示显示未接线迹移除后、一芯片载具的放大图标。符号说明1-54~接脚；NC接脚51；100~导架；102~集成电路；104~切割线；106、110~接合垫；200~芯片载具；202~集成电路；204~导电配线线迹；206~接合垫；以及，208~接线。根据本专利技术的一实施例，是提供一种集成电路，将一导架的未接脚缩小，以增加相邻已接脚的脚位间距，藉以避免静电放电破坏。根据本专利技术的另一实施例，是将一导架内的未接脚完全移除，以避免静电放电破坏。根据本专利技术的再另一实施例，是适用于一标准导架，并将未接导脚自标准导架处削除。根据本专利技术的又另一实施例，定义无未接导脚的陶瓷导架。此等实施例均可克服公知技术的缺点。请参照图1~3，本专利技术一较佳实施例的详细说明如下。图1所示为应用于集成电路102的集成电路导架100的一例，图1中，导架100尚未经切割处理成连接至集成电路102的个别导脚。然而，一切割线104表示导架100欲被切割之处。根据集成电路封装的操作，所标示的接脚是连接至各信号源。集成电路102具有多个端子或接合垫106，而导架100的已接脚经由接线连接至接合垫106；例如，已接脚54(VSS)的内端经由接线108连接至接合垫110。如图1所示，接脚4、7、10、13、36、42、45、以及51经标示为NC(未连接)。此等未接脚易于遭致静电放电破坏。图1中，NC接脚51未按本专利技术者建构，故呈现具较小的脚位间距的NC接脚，而会导致静电放电破坏。请参照图1、以及图2所示包含NC接脚51处导架的放大图，在内端处脚位间距最为狭窄，如NC接脚51的点A处。譬如，在所示的导架中，点A处的脚位间距约为200~300μm，而NC接脚51与相邻已接脚50和52相对应的间隔约为100~150μm(如图2的箭号120所示)。相较之下，如外端处点B的脚位间距约为1000~1500μm，而NC接脚51与相邻已接脚50和52相对应的间隔约为500~750μm(如图2的箭号122所示)。根据本专利技术的实施例，是用以增加邻近于NC接脚的已接脚之间的间距。尽可能缩减NC接脚始自导架100边缘点B处延伸的长度，将NC接脚51的内部予以移除，藉此便可大幅增加点A处的导脚间隔。图3所示为是将NC接脚予以缩减后与图2相同的放大图标。如图3所示，NC接脚51的外端仅延伸于一相当小的长度，故在点A处并无NC接脚51介于已接脚50和52之间，因此，点A处的接脚间隔，便可自接脚50和51、51和52间100~150μm，增加至接脚50和52间500~750μm(如图3的箭号124所示)。如是增加接脚内端接脚间隔的方式，可减少点A处的电场强度至原电场强度的1/3~1/7。在未接脚静电放电应力现象发生期间，电场强度的降低将使集成电路封装可承受较高的静电放电电压。因此，藉由增加导架的导脚间距，降低作用于导架上接脚间的电场强度，便可避免静电放电破坏、或者至少可明显降低静电放电破坏发生的本文档来自技高网...

【技术保护点】
一种避免静电放电破坏的方法，应用于包括一半导体芯片、多个已接脚、以及至少一未接脚的一集成电路封装内，而该静电放电破坏是肇因于该未接脚处的静电放电应力；该方法包括：将一导架内的该未接脚予以小型化，以增加邻近该未接脚的该等已接脚的脚位间距。

【技术特征摘要】
1.一种避免静电放电破坏的方法，应用于包括一半导体芯片、多个已接脚、以及至少一未接脚的一集成电路封装内，而该静电放电破坏是肇因于该未接脚处的静电放电应力；该方法包括将一导架内的该未接脚予以小型化，以增加邻近该未接脚的该等已接脚的脚位间距。2.一种避免静电放电破坏的方法，应用于包括一半导体芯片、多个已接脚、以及至少一未接脚的一集成电路封装内，而该静电放电破坏是肇因于该未接脚处的静电放电应力；该方法包括将将一导架内的该未接脚予以移除。3.如权利要求1所述的方法，其中，将一导架内的该至少一未接脚予以小型化的步骤，包括自一传统导架将靠近该导架边缘处的该未接脚切除。4.如权利要求2所述的方法，其中，将一导架内的该至少一未接脚予以移除的步骤，包括自一传统导架将该未接脚完全切除。5.一种避免静电放电破坏的导架，应用于包括一半导体芯片的一集成电路封装；该导架包括多个已接脚；以及至少一未接脚，经形成仅保留最外的一端部。6.如权利要求5所述的导架，其中，该至少一未接脚业经完全移除。7.一种避免静电放电破坏...

【专利技术属性】
技术研发人员：俞大立，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]