层叠型半导体装置制造方法及图纸

一种层叠了多层半导体集成电路芯片的层叠型半导体装置，各半导体集成电路芯片包括：保持被电气性写入的自己的识别信息的保持电路；在层叠了多层半导体集成电路芯片的状态下，在保持电路上设定自己的识别信息的识别信息设定电路；用于在保持电路上设定自己的识别信息才至少一个设定端子；其中，各半导体集成电路芯片对应的设定端子之间都共同连接。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
相关申请的交叉参考本申请要求2001年9月29日提交的日本专利申请2001-375022的优先权，其全部内容被包含于此以供参考。在层叠型半导体装置中，各芯片间的电气连接，是通过例如贯通芯片的贯通插头(スル-プラグ)进行的。因此，为了经层叠的同一构造的存储器芯片中选择所希望的芯片，需要对每一个芯片改变使芯片达到激活状态(可以动作状态)的芯片触发脚(チツプイネ-ブルバ-，/CE)端子的位置。因而，不能使各芯片的构造共同化，导致制造成本上升。对此问题，提出了通过改变连接各芯片的贯通插头的突起(bump)的配置图案，使用于芯片选择的芯片触发脚的端子或输入芯片地址信号的端子的位置在各芯片中通用化的提案(特开2000-49277)。对于这个提案参照附图说明图10作如下说明。各芯片C1-C4配备贯通插头PG，贯通插头PG间通过突起BP连接。图中，P1表示的部分是供给用于选择所希望芯片(使之处于激活状态)的芯片地址信号(CA0，CA1)的端子部分。P2所示的部分是形成有用于指定芯片的部分，这部分在各芯片C1-C4中使突起PG的配置图案不同。即，在芯片C1上三个贯通插头PG全部与接地电位(Vss)连接，在芯片C2上两个贯通插头PG与接地电位连接，在芯片C3上一个贯通插头PG与接地电位连接，在芯片4上任何贯通插头PG都不和接地电位连接。这样，通过突起BP的配置，使芯片C1-C4间的连接关系相互不同，在各芯片上，可以使芯片地址信号CA0、CA1的端子位置相同化(共同化)。然后，通过在各芯片C1-C4内部设置用来自于P1及P2所示部分的端子(贯通插头PG)的逻辑值作为输入的逻辑电路，可以用芯片地址信号(CA0，CA1)选择所希望的芯片。但是，在上述以往技术中，虽然各芯片可以相同化，但需要改变每个芯片的突起的配置图案。为此，仍然不能充分谋求制造工序的共同化，导致了制造成本的提高。另外，用图10的P2所示的部分的芯片特定用端子的数量，因为与芯片层叠数量的增大同时增加，所以在芯片层叠数量多的情况下，端子数量大幅度增加。如上所述，在以往的层叠型半导体装置中，通过改变突起配置图案可以选择任意的芯片。因此，存在由制造工序共同化不充分引起的制造成本提高的问题，和随层叠数量增大芯片指定用端子数量增加的问题。因而，期盼可以抑制制造成本上升和端子数增加的层叠型半导体装置。本专利技术的第二方面，是层叠了多层半导体集成电路芯片的层叠型半导体装置，上述各半导体集成电路芯片，具备，保持要电气写入的自己的识别信息的保持电路；在层叠了上述多层半导体集成电路芯片的状态下，在上述保持电路上设定自己的识别信息的识别信息设定电路；用于在上述保持电路上设定自己的识别信息的至少一个设定端子；其中，上述各半导体集成电路芯片对应的设定端子之间都共同地连接。本专利技术的第三观点，是层叠了多层半导体集成电路芯片的层叠型半导体装置，上述各半导体集成电路芯片，具备保持在层叠上述多层半导体集成电路芯片前已被电气写入的自己的识别信息的保持电路。图2是与本专利技术实施方式有关的层叠型半导体装置的构成的另一例的示意图。图3是与本专利技术实施方式有关的在半导体集成电路芯片内设置的电路的例子的示意图。图4是与本专利技术实施方式有关的层叠型半导体装置的制造方法的一例子的流程。图5是展示对于本专利技术实施方式的层叠型半导体装置，在电源接通后的工作例子的流程图。图6是与本专利技术实施方式有关的层叠型半导体装置的制造方法的另一例子的流程图。图7是与本专利技术实施方式有关的设置在半导体集成电路芯片内的识别信息设定电路的构成例子的方框图。图8是与本专利技术实施方式有关的识别信息设定方法的一例的流程图。图9是与本专利技术实施方式有关的识别信息设定方法的另一例子的流程图。图10是与以往技术有关的层叠型半导体装置的构成例子的示意图。图1，表示与本实施方式有关的层叠型半导体装置的一构成例子。在基础基片BS上，层叠有多层半导体集成电路芯片(LSI芯片)C1-C4。基础基片BS，具有作为母板的功能，设置有端子BTM以及未图示的配线图案和电源等。各半导体集成电路芯片C1-C4，实质上是同一构造，有着同一规格。即，各芯片C1-C4形状、端子数及电路构成等实际上是相同的。设置成实际上相同的构成是因为，例如由于冗余等，还存在电路构成在严格意义上讲不能说是完全相同的情况的缘故。在各芯片C1-C4中，至少在输入时钟信号和各种控制信号等的对应端子之间共同地连接。本例中，用由贯通芯片的导电材料构成的贯通插头PG构成端子TM，各芯片对应端子的之间用突起BP共同地连接。在各芯片的端子TM中，包含电源端子、各种控制信号及数据信号的输入端子等。在这些的端子中，如后述那样，包含用于在保持电路中设定识别信息的设定端子，与各半导体集成电路芯片对应的设定电子也都共同地连接。另外，作为用于使所希望的芯片处于激活状态(可以动作状态)的芯片选择的选择端子，也包含指定芯片地址(CA0，CA1)的端子，各半导体集成电路芯片的对应的选择端子之间也都共同地连接。因为各芯片C1-C4对应的端子之间被共同地连接，所以仅指定芯片地址CA0及CA1不能选择所希望的芯片。因此，在各芯片内设置电气保持(存储)用于从其他芯片中识别自己的识别数据的保持电路(未图示)。这个保持电路，包含半导体有源元件、具有可以电气性写入所保持的信息的构造，例如，由包含非易失性(non-volatile)存储器单元的电路构成。在本例中，因为层叠4层芯片C1-C4，所以识别数据可以用2位代码表示，例如，在各芯片中分别分配(0，0)(0，1)(1，0)(1，1)这样的相互不同的代码。图2，表示与本实施方式有关的层叠型半导体装置的另一构成例子的图。有关基本概念与图1表示的例子的相同，在这里主要说明与图1不同的构成。在本例中，各半导体集成电路芯片C1-C4被安装在基片SBA1-SBA4上。在各基片SBA1-SBA4上，设置与芯片端子TM和后述贯通插头PG电气连接的配线WR。在各基片SBA1-SBA4之间夹着各基片SBB1-SBB4，对应设置在各基片SBB1-SBB4的中央的孔(器件孔)，配置芯片C1-C4。在各基片SBA1-SBA4及各基片SBB1-SBB4上，设置贯通各基片的贯通插头PG，各贯通插头PG之间通过突起BP连接。在以下的说明中，假设NAND型E2PROM等非易失性存储器芯片作为半导体集成电路芯片C1-C4，假设作为保持自己的识别信息的保持电路配备了非易失性存储器单元的电路。另外，作为层叠型半导体装置，假设图1所示的构造例子。图3，表示设置在各半导体集成电路芯片C1-C4内部的电路的一例的图。在各芯片C1-C4内的保持电路11中，作为自己的识别信息，例如在芯片C1中保持(0，0)、在芯片C2中保持(0，1)、在芯片C3中保持(1，0)、在芯片C4中保持(1，1)。当接入电源时，在被保持在保持电路11中的识别数据中，下位位(比特)被锁存在锁存电路12a中，上位位被锁存在锁存电路12b上。在各芯片C1-C4中，设置了输入芯片地址的端子13a及13b(图1所示端子TM中的两个)。从外部，向端子13a输入芯片地址的下位位CA0，向端子13b输入芯片地址的上位位CA1。例如，在为了选择芯片C1情况下，设定芯片地址(CA0，C本文档来自技高网...

【技术保护点】
一种层叠了多层半导体集成电路芯片的层叠型半导体装置， 上述各半导体集成电路芯片，包含： 保持电路，用于保持电气写入的自己的识别信息； 识别信息设定电路，用于在层叠了上述多层半导体集成电路芯片状态下，在上述保持电路上设定自己的识别信息；以及 用于在上述保持电路上设定自己的识别信息的至少一个设定端子； 其中，对应于上述半导体集成电路芯片的设定端子都共同地连接。

【技术特征摘要】
JP 2001-9-29 375022/20011.一种层叠了多层半导体集成电路芯片的层叠型半导体装置，上述各半导体集成电路芯片，包含保持电路，用于保持电气写入的自己的识别信息；识别信息设定电路，用于在层叠了上述多层半导体集成电路芯片状态下，在上述保持电路上设定自己的识别信息；以及用于在上述保持电路上设定自己的识别信息的至少一个设定端子；其中，对应于上述半导体集成电路芯片的设定端子都共同地连接。2.权利要求1所述的层叠型半导体装置，其特征在于在上述各半导体集成电路芯片内的电路构成实际上互相是相同的。3.权利要求1所述的层叠型半导体装置，其特征在于上述各半导体集成电路芯片，进一步具备输入用于芯片选择的信号的至少一个选择端子，并且与上述各半导体集成电路芯片对应的选择端子之间都是共同地连接。4.权利要求1所述的层叠型半导体装置，其特征在于上述保持电路具有可以电气改写信息的构造。5.权利要求1所述的层叠型半导体装置，其特征在于上述保持电路包含非易失性存储单元。6.权利要求1所述的层叠型半导体装置，其特征在于上述识别信息设定电路，根据在规定动作中所花费的时间在各半导体集成电路芯片间的差异，在上述保持电路上设定自己的识别信息。7.权利要求6所述的层叠型半导体装置，其特征在于上述规定的动作，包含对在上述半导体集成电路芯片内的电容充电的动作。8.权利要求6所述的层叠型半导体装置，其特征在于上述规定的动作，包含对上述半导体集成电路芯片内的存储单元的写入或删除动作。9.一种层叠多层半导体集成电路芯片的层叠型半导体装置，上述各半导体集成电路芯片，包含保持电路，用于保持要电气写入的自己的识别信息；识别信息设定电路，用于在层叠了上述多层半导体集成电路芯片的状态下，在上述保持电路上设定自己的识别信息；以及用于在上述保持电路上设定自己的识别信息的至少一个设定端子；其中，...

【专利技术属性】
技术研发人员：松尾美惠，今宫贤一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]