半导体架构和相应半导体装置制造方法及图纸

本发明专利技术提供一种半导体架构和相应半导体装置。半导体装置包含第一、第二、第三、第四NMOS晶体管和第一、第二、第三、第四PMOS晶体；其中当第一、第二、第三以及第四NMOS晶体管并行连接，且第一、第二、第三以及第四PMOS并行连接时，输出信号依据输入信号以及第一逻辑功能被提供，其中当第一及第二NMOS晶体管串行连接，且第一及第二PMOS晶体管串行连接时，输出信号依据输入信号和第二逻辑功能被提供。本发明专利技术的半导体架构和相应半导体装置可以降低时序偏差。

【技术实现步骤摘要】
【交叉引用】本申请要求申请日为2015年5月15日，美国临时申请号为62/162，289的美国临时申请案的优先权，上述临时申请案的内容一并并入本申请。
本专利技术有关于半导体装置，更具体来说，有关于半导体装置的半导体结构。
技术介绍
在IC芯片的设计过程中，各种时钟树(clock tree)被插入至IC芯片的电路设计中，且各时钟树的物理位置被相应调整。随后电路上执行时钟调整。在设计和插入时钟树的过程中，考虑时钟偏移(clock skew)的问题非常重要。电路的所有时序逻辑单元(例如，寄存器和锁存器)需要时钟信号。然而，因为自时钟源到时序逻辑单元的路径不同，时钟信号抵达不同时序逻辑单元的时间不同。该时间差也被称为时钟偏移。存在各种因素导致时钟偏移，包含不同单元之间的路径长度差异、负载数量和大小差别、由片上变化(on-chip variation，简写为OCV)造成的差异等。OCV包含制造技术变化、操作电压变化、环境温度变化等。一般而言，时钟树合成(clock tree synthesis，简写为CTS)被执行以插入缓冲器，以通过考虑时序偏差(timing skew)、电路区域以及功耗来减少时序偏差，并建立时钟树以达到最佳解决方案。然而，对于不同的工艺、温度，和电压角落(voltage corner)，时钟树的时序偏差变化相当明显。
技术实现思路
有鉴于此，本专利技术特提供以下技术方案：本专利技术实施例提供一种半导体装置，包含第一NMOS晶体管；第二NMOS晶体管；第三NMOS晶体管；第四NMOS晶体管；第一PMOS晶体管，包含
耦接于第一NMOS晶体管的栅极的栅极，用于接收输入信号；第二PMOS晶体管，包含耦接于第二NMOS晶体管的栅极；第三PMOS晶体管，包含耦接于第三NMOS晶体管的栅极；以及第四PMOS晶体管，包含耦接于第四NMOS晶体管的栅极的栅极，以及耦接于第四NMOS晶体管的漏极的漏极，用于提供输出信号；其中当第一、第二、第三以及第四NMOS晶体管并行连接，且第一、第二、第三以及第四PMOS并行连接时，输出信号依据输入信号以及第一逻辑功能被提供，其中当第一及第二NMOS晶体管串行连接，且第一及第二PMOS晶体管串行连接时，输出信号依据输入信号和第二逻辑功能被提供。本专利技术实施例又提供一种一种半导体结构，包含：半导体基底，包含：第一、第二、第三、第四PMOS晶体管，其中第一、第二、第三、第四PMOS晶体管放置于第一排中；以及第一、第二、第三、第四NMOS晶体管，其中第一、第二、第三、第四NMOS晶体管放置于毗邻第一排的第二排中；多个金属层，位于半导体基底上；以及氧化扩散层，位于半导体基底中，其中第一PMOS晶体管的栅极和第一NMOS晶体管的栅极连接在一起，用于通过多个金属层接收输入信号，其中第二PMOS晶体管的栅极和第二NMOS晶体管的栅极通过多个金属层连接在一起，其中第三PMOS晶体管的栅极和第三NMOS晶体管的栅极通过多个金属层连接在一起，其中第四PMOS晶体管的栅极和第四NMOS晶体管的栅极通过多个金属层连接在一起，且第四PMOS晶体管的漏极和第四NMOS晶体管的漏极连接在一起，用于经由多个金属层提供输出信号，其中当第一、第二、第三、第四NMOS晶体管通过多个金属层和氧化扩散层并行连接时，第一、第二、第三、第四PMOS晶体管通过多个金属层和氧化扩散层并行连接，其中当第一、第二NMOS晶体管通过多个金属层和氧化扩散层串行连接时，第一、第二PMOS晶体管通过多个金属层和氧化扩散层串行连接，其中当第三、第四NMOS晶体管通过多个金属层和氧化扩散层串行连接时，第三、第四PMOS晶体管通过多个金属层和氧化扩散层串行连接。本专利技术的半导体架构和相应半导体装置可以降低时序偏差。【附图说明】图1是依据本专利技术实施例的半导体装置100的示意图。图2是依据本专利技术实施例的图1的半导体装置100的半导体结构200的俯视图。图3是依据本专利技术另一实施例的半导体装置300的示意图。图4是依据本专利技术实施例的图3的半导体装置300的半导体结构400的俯视图。图5是依据本专利技术另一实施例的半导体装置500的示意图。图6是依据本专利技术实施例的图5的半导体装置500的半导体结构600的俯视图。图7是依据本专利技术另一实施例的半导体装置700的示意图。图8是依据本专利技术实施例的图7的半导体装置700的半导体结构800的俯视图。【具体实施方式】在说明书及权利要求书当中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。在通篇说明书及权利要求书当中所提及的「包含」是开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。图1是依据本专利技术实施例的半导体装置100的示意图。半导体装置100是能够依据特定逻辑功能自输入端IN接收输入信号SIN，并提供输出信号SOUT至输出端OUT的逻辑装置。在某些实施例中，半导体装置100是逆变器，而由逆变器提供的输出信号SOUT与输出信号SIN互补，其中输出信号SOUT具有强驱动能力或大延迟能力(strong driving capability or large delay capability)。在某些实施例中，半导体装置100是缓冲器，例如，时钟缓冲器，而由缓冲器提供的输出信号SOUT是类似于输入信号的信号，其中输出信号SOUT具有强驱动能力或大延迟能力。半导体装置100包含多个晶体管P1-P4和N1-N4，且NMOS晶体管N1-N4的数量和PMOS晶体管P1-P4的数量相同。请注意，无论上述特定逻辑功能是什么，半导体装置100可依据相同的晶体管大小、数量和布局执行该特定逻辑功能，且所述特定逻辑功能的类型依据多个晶体管上的多个连接层而决定。图2是依据本专利技术实施例的图1的半导体装置100的半导体结构200的俯视图。在半导体结构200中，PMOS晶体管P1-P4和NMOS晶体管N1-N4实施于芯片的半导体基底210中。为简化描述，晶体管P1-P4和N1-N4的形成过程将不做进一步描述。在半导体结构200中，PMOS晶体管P1-P4放置于第一排ROW1，NMOS晶体管N1-N4放置于毗邻于第一排ROW1的第二排ROW2。此外，PMOS晶体管P1和NMOS晶体管N1放置于第一列COL1。PMOS晶体管P2和NMOS晶体管N2放置于毗邻第一列COL1的第二列COL2。PMOS晶体管P3和NMOS晶体管N3放置于毗邻第二列COL2的第三列COL3，其中第二列COL2位于第一列COL1和第三列COL3之间。PMOS晶体管P4和NMOS晶体管N4放置于毗邻第三列COL3的第四列COL4，其中第三列COL3位于第二列COL2和第四列COL4之间。通过适当放置晶体管P1-P4和N1-N4，半导体装置100的版图面积可被最小化。图3是依据本专利技术另一实施例的半导体装置300的示意图。半导体装置3本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，包含：第一NMOS晶体管；第二NMOS晶体管；第三NMOS晶体管；第四NMOS晶体管；第一PMOS晶体管，包含耦接于所述第一NMOS晶体管的栅极的栅极，用于接收输入信号；第二PMOS晶体管，包含耦接于所述第二NMOS晶体管的栅极的栅极；第三PMOS晶体管，包含耦接于所述第三NMOS晶体管的栅极的栅极；以及第四PMOS晶体管，包含耦接于所述第四NMOS晶体管的栅极的栅极，以及耦接于所述第四NMOS晶体管的漏极的漏极，用于提供输出信号；其中当所述第一、第二、第三以及第四NMOS晶体管并行连接，且所述第一、第二、第三以及第四PMOS并行连接时，所述输出信号依据所述输入信号以及第一逻辑功能被提供，其中当所述第一及第二NMOS晶体管串行连接，且所述第一及第二PMOS晶体管串行连接时，所述输出信号依据所述输入信号和第二逻辑功能被提供。

【技术特征摘要】
2015.05.15 US 62/162,289;2016.04.21 US 15/134,8971.一种半导体装置，其特征在于，包含：第一NMOS晶体管；第二NMOS晶体管；第三NMOS晶体管；第四NMOS晶体管；第一PMOS晶体管，包含耦接于所述第一NMOS晶体管的栅极的栅极，用于接收输入信号；第二PMOS晶体管，包含耦接于所述第二NMOS晶体管的栅极的栅极；第三PMOS晶体管，包含耦接于所述第三NMOS晶体管的栅极的栅极；以及第四PMOS晶体管，包含耦接于所述第四NMOS晶体管的栅极的栅极，以及耦接于所述第四NMOS晶体管的漏极的漏极，用于提供输出信号；其中当所述第一、第二、第三以及第四NMOS晶体管并行连接，且所述第一、第二、第三以及第四PMOS并行连接时，所述输出信号依据所述输入信号以及第一逻辑功能被提供，其中当所述第一及第二NMOS晶体管串行连接，且所述第一及第二PMOS晶体管串行连接时，所述输出信号依据所述输入信号和第二逻辑功能被提供。2.根据权利要求1所述的半导体装置，其特征在于，所述第一NMOS晶体管的所述栅极、所述第二NMOS晶体管的所述栅极、所述第三NMOS晶体管的所述栅极、所述第四NMOS晶体管的所述栅极，以及所述第一PMOS晶体管的所述栅极、所述第二PMOS晶体管的所述栅极、所述第三PMOS晶体管的所述栅极、所述第四PMOS晶体管的所述栅极连接在一起，用于接收所述输入信号。3.根据权利要求2所述的半导体装置，其特征在于，当所述第一、第二、第三以及第四NMOS晶体管并行连接，且所述第一、第二、第三以及第四PMOS晶体管并行连接时，所述输出信号与所述输入信号互补，且所述输出信号具有第一延迟时间。4.根据权利要求3所述的半导体装置，其特征在于，当所述第一、第二、第三以及第四NMOS晶体管串行连接，且所述第一、第二、第三以及第四PMOS
\t晶体管串行连接时，所述输出信号与所述输入信号互补，且所述输出信号具有第二延迟时间，且所述第二延迟时间长于所述第一延迟时间。5.根据权利要求1所述的半导体装置，其特征在于，当所述第一、第二、第三以及第四NMOS晶体管并行连接，且所述第一、第二、第三以及第四PMOS并行连接时，所述第一NMOS晶体管的所述栅极、所述第二NMOS晶体管的所述栅极、所述第三NMOS晶体管的所述栅极、所述第四NMOS晶体管的所述栅极，以及所述第一PMOS晶体管的所述栅极、所述第二PMOS晶体管的所述栅极、所述第三PMOS晶体管的所述栅极、所述第四PMOS晶体管的所述栅极连接在一起，用于接收所述输入信号，且所述输出信号与所述输入信号互补。6.根据权利要求1所述的半导体装置，其特征在于，当所述第一、第二NMOS晶体管串行连接，且所述第一、第二PMOS晶体管串行连接时，所述第一PMOS晶体管的所述栅极、所述第二PMOS晶体管的所述栅极以及所述第一NMOS晶体管的所述栅极、所述第二NMOS晶体管的所述栅极连接在一起，用于接收所述输入信号，且所述第二NMOS晶体管的漏极和所述第二PMOS晶体管的漏极耦接在一起，以提供中间信号，其中所述中间信号与所述输入信号互补。7.根据权利要求6所述的半导体装置，其特征在于，当所述第三、第四NMOS晶体管串行连接，且所述第三、第四PMOS晶体管串行连接时，所述第三PMOS晶体管的所述栅极、所述第四PMOS晶体管的所述栅极以及所述第三NMOS晶体管的所述栅极、所述第四NMOS晶体管的所述栅极连接在一起，用于接收所述中间信号，且所述第四NMOS晶体管的漏极和所述第四PMOS晶体管的漏极耦接在一起，以提供所述输出信号，其中所述输出信号与所述中间信号互补。8.根据权利要求1所述的半导体装置，其特征在于，所述第一、第二、第三以及第四NMOS晶体管大小相同，且所述第一、第二、第三以及第四PMOS晶体管大小相同。9.一种半导体结构，其特征在于，包含：半导体基底，包含：第一、第二、第三、第四PMOS晶体管，其中所述第一、第二、第三、第四PMOS晶体管放置于第一排中；以及第一、第二、第三、第四NMOS晶体管，其中所述第一、第二、第
\t三、第四NMOS晶体管放置于毗邻所述第一排的第二排中；多个金属层，位于所述半导体基底上；以及氧化扩散层，位于所述半导体基底中，其中所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极连接在一起，用于通过所述多个金属层接收输入信号，其中所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极通过所述多个金属层连接在一起，其中所述第三PMOS晶体管的栅极和所述第三NMOS晶体管的栅极通过所述多个金属层连接在一起，其中所述第四PMOS晶体管的栅极和所述第四NMOS晶体...

【专利技术属性】
技术研发人员：陈易纬，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71